2026年西南石油大学网络工程专业《计算机组成原理》科目期末试卷A(有答案)

2026年西南石油大学网络工程专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、某机器字长32位，存储容量64MB，若按字编址，它的寻址范围是（）。A.8MB.16MBC.16MD.8MB2、某计算机的存储系统由Cache一主存系统构成，Cache的存取周期为10ms，主存的存取周期为50ms。在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为200次，该Cache一主存系统的效率是（）。【注：计算机存取时，同时访问Cache和主存，Cache访问命中，则主存访问失效；Cache访问未命中，则等待主存访问】A.0.833B.0.856C.0.958D.0.8623、float型数据常用IEEE754单精度浮点格式表示。假设两个float型变量x和y分别存放在32位寄存器fl和f2中，若（fl）=CC900000H，（f2）=BOC00000H，则x和y之间的关系为（）。A.x<y且符号相同B.x<y符号不同C.x>y且符号相同D.x>y且符号不同4、下列说法正确的是（）。A.当机器采用补码表示时，0有两种编码方式B.当机器采用原码表示时，0有两种编码方式C.当机器采用反码表示时，0有一种编码方式D.无论机器数采用何种码表示，0都有两种编码方式5、浮点数加/减运算过程一般包括对阶、尾数运算、规格化、舍入和判断溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为5位和7位（均含两位符号位）。若有两个数，即x=2×29/32，y=25×5/8，则用浮点数加法计算xty的最终结果是（）。A.001111100010B.001110100010C.010000010001D.发生溢出6、内部总线（又称片内总线）是指（）。A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线7、下列关于总线仲裁方式的说法中，正确的有（）。I.独立请求方式响应时间最快，是以增加处理器开销和增加控制线数为代价的II.计数器定时查询方式下，有，根总线请求（BR）线和一根设备地址线，若每次计数都从0开始，则设备号小的优先级高III.链式查询方式对电路故障最敏感IV.分布式仲裁控制逻辑分散在总线各部件中，不需要中央仲裁器A.III，IVB.I，III，IVC.I，II，IVD.II，III，IV8、在计算机系统中，作为硬件与应用软件之间的界面是（）。A.操作系统B.编译程序C.指令系统D.以上都不是9、指令寄存器的位数取决（）。A.存储器的容量B.指令字长C.机器字长人D.存储字长10、在计算机体系结构中，CPU内部包括程序计数器（PC）、存储器数据寄存器（MDR）、指令寄存器（IR）和存储器地址寄存器（MAR）等。若CPU要执行的指令为MOVRO，#100（即将数值100传送到寄存器R0中），则CPU首先要完成的操作是（）。A.100ROB.100→MDRC.PC→MARD.PC→IR11、在微程序控制器中，微程序的入口微地址是通过（）得到的。A.程序计数器PCB.前条微指令C.PC+1D.指令操作码映射12、某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动+2，说明其指令长度是（）。A.16位B.32位C.128位D.256位13、下列关于一地址指令的说法正确的是（）。A.只有一个操作数B.一定有两个操作数，其中一个是隐含的，完成功能（A）OP（ACC）C.如果有两个操作数，则两个操作数相同，完成功能（A）OP（A）D.可能有两个操作数，也可能只有一个操作数14、各种外部设备均通过（）电路，才能连接到系统总线上。A.外设B.内存C.中断D.接口15、流水线中有3类数据相关冲突：写后读相关、读后写相关、写后写相关。那么下列3组指令中存在读后写相关的是（）。A.I1，SUBR1，R2，R3；（R2）-（R3）→R1I2，ADDR4，R5，R1；（R5）+（R1）→R4B.I1，STAM，R2；（R2）→M，M为主存单元I2，ADDR2，R4，R5；（R4）+（R5）→R2C.I1，MULR3，R2，R1；（R2）×（R3）→R3I2，SUBR3，R4，R5；（R5）-（R4）→R3D.以上都不是二、填空题16、主存储器的性能指标主要是存储容量、存取时间、_______和_______17、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满足实际需求。18、数控机床是计算机在_______方面的应用，邮局把信件自动分练是在计算机_______方面的应用。19、中断处理过程可以嵌套进行，_________的设备可以中断_________的中断服务程序。20、移码表示法主要用于表示浮点数的_______码，以利于比较两个_______数的大小和进行操作。21、指令字长度有______、______、______三种形式。22、闪速存储器能提供高性能、低功耗、高可靠性以及_______能力，因此作为_______用于便携式电脑中。23、虚拟存储器指的是________层次，它给用户提供了一个比实际________空间大的多________空间。24、总线仲裁部件通过采用________策略或________策略，选择其中一个主设备作为总线的下次，接管总线控制权。25、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。三、名词解释题26、移码：27、CD-ROM：28、特权指令：29、计数器定时查询方式：四、简答题30、什么是并行处理？31、什么是程序计数器PC？为什么要设置PC寄存器？32、什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？33、零地址指令的操作数来自哪里？？各举一例说明。五、计算题34、某计算机的CPU主频为500MHz，所连接的某外设的最大数据传输率为20KB/s，该外设接口中有一个16位的数据缓存器，相应的中断服务程序的执行时间为500个时钟周期。请回答下列问题：1）是否可用中断方式进行该外设的输入输出？若能，在该设备持续工作期间，CPU用于该设备进行输入/输出的时间占整个CPU时间的百分比大约为多少？2）若该外设的最大数据传输率是2MB/s，则可否用中断方式进行输入输出？35、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。1）27/64。2）-27/64。36、某Cache采用全相联映射，且此Cache有16块，每块8个字，主存容量为216个字（按字寻址），Cache开始为空。Cache存取时间为40ns；主存与Cache间传送8个字需要lus。1）计算Cache地址中标记位数和块内地址位数。2）程序首先访问主存单元20，21，22，…，45，然后重复访问主存单元28，29，30，…，45四次（假设没有命中Cache，将主存对应块一次全部读入Cache中，且第一块从0开始计数），试计算Cache的命中率。3）计算上述程序总的存取时间。六、综合题37、某计算机的主存地址空间大小为256MB，按字节编址。指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式。现有两个功能相同的程序A和B，其伪代码如下所示：假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（+进制）。请回答下列问题，要求说明理由或给出计算过程。1）若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？2）数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？3）程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？38、某机采用微程序控制方式，微指令字长为24位，采用水平型字段直接编码控制方式和断定方式。共有微命令30个，构成4个互斥类，各包含5个、8个、14个和3个微命令，外部条件共3个。1）控制存储器的容量应为多少？2）设计出微指令的具体格式。39、假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽度为32位。请回答以下问题：1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁盘时DMA传送采用周期挪用的方式，磁盘I/O接口的数据缓冲寄存器为32位，则磁盘1/0接口平均每秒发出的DMA请求次数至少是多少？3）CPU和DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什么？4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动1个体，若每个体的存储周期为50ns，则该主存能够提供的最大带宽是多少？

参考答案一、选择题1、C2、D3、A4、B5、D6、A7、B8、A9、B10、C11、D12、B13、D14、D15、B二、填空题16、存储周期存储器带宽17、存取时间存储周期存储器带宽18、自动控制人工智能19、优先级高优先级低20、阶码指对阶21、单字长半字长双字长22、瞬时启动固态盘23、主存--外存主存虚拟地址24、优先级公平主方25、集中式分布式三、名词解释题26、移码：带符号数据表示方法之一，符号位用1表示正，0表示负，其余位与补码相同。27、CD-ROM：计算机中只读型光盘的主要标准。28、特权指令：改变执行特权的指令，用于操作系统对系统资源的控制29、计数器定时查询方式：集中式总线裁决方式之一，设备要求使用总线时通过一条公用请求线发出，总线控制器按计数的值对各设备进行查询。四、简答题30、答：广义地讲，并行性有两种含义：一是同时性，指两个或多个事件在同一时刻发生；二是并发性，指两个或多个事件在同一时间间隔内发生。计算机的并行处理技术可贯穿于信息加工的各个步骤和阶段，概括起来，主要有三种形式：（1）时间并行：指时间重叠，在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。（2）空间并行：指资源重复，在并行性概念中引入空间因素，以“数量取胜”为原则来大幅度提高计算机的处理速度。（3）时间并行+空间并行：指时间重叠和资源重复的综合应用，既采用时间并行性又采用空间并行性31、答：pc通常是一个存放指令地址的寄存器，它通常具有计数功能：在计算机中，程序中大多数指令是按执行的顺序存放在存储器中的，下一条指令的地址，就是上一条指令的地址加该指令的长度。所以设置pc可以简化指令地址的形成；32、答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大（大约5：1）。存储系统中Cache一主存层次采用了程序访问的局部性原理，33、答：零地址指令的操作数来自ACC，为隐含约定。在一地址指令中，另一个操作数的地址通常可采用ACC隐含寻址方式获得。五、计算题34、解析：1）因为该外设接口中有一个16位数据缓存器，所以，若用中断方式进行输入/输出，可以每16位进行一次中断请求，因此，中断请求的时间间隔为2B/20KB/s=100μs.对应的中断服务程序的执行时间为：（1/500MHz）×500=1μs。因为中断响应过程就是执行条隐指令的过程，所用时间相对于中断处理时间（执行中断服务程序的时间）而言，几乎可以忽略不计，因而整个中断响应并处理的时间大约为1μs多一点，远远小于中断请求的间隔时间。因此，可以用中断方式进行该外设的输入输出。若用中断方式进行该设备的输入/输出，则该设备持续上作期间，CPU用于该设备进行输入/输出的时间占整个CPU时间的百分比大约为1/100=1%。2）若外设的最大传输率为2MB/s，则中断请求的时间间隔为106×2B/2MB=1μs。而整个中断响应并处理的时间大约为1μs多一点，中断请求的间隔时间小于中断响应和处理时间，即中断处理还未结束就会有该外设新的中断到来，因此不可以用中断方式进行该外设的输入输出35、解析1）27/64=0.011011=0.11011×2-1当补码和尾数都采用补码表示时：1，111：0.11011000。阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。2）-27/64=1.011011=1.11011×2-1当补码和尾数都采用补码表示时：1，11l；1.00101000。阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。36、解析：1）Cache地址中块内地址位数为3位（23=8）。由于采用的是全相联映射，因此除去块内地址剩下的就是标记位数。主存的标记位数为16-3=13，故Cache的标记位数为13位。2）首先，每块包含8个字（也就是8个主存单元），先访问20号单元，如果Cache不命中（因为Cache开始时为空），那么Cache就调入包含此单元的块，此块包含20、21、22、23单元，当接下来访问21~23单元时都命中。其次，访问24号单元时又不命中，以此类推。当访问20、24、32、40号单元时，不命中。也就是说，一共访问次数为26+18×4=98次，其中有4次不命中，Cache的命中率为98−43）已知Cache命中率、访问Cache的时间、主存与Cache交换块的时间，总的存取时间就很容易计算了，如下：40ns×98+4×lμs=7920ns有些考生认为答案应该是40ns×94+4×lμs=7760ms，因为有4次没有命中Cache，故没有存取操作，仅仅是对比了标记位而已，所以只需乘以94。解释一下，如果Cache没有命中，则CPU将会去主存取数据，并且将数据从主存送往Cache，所以最终CPU还是得对Cache进行98次的存取。六、综合题37、解析：1）Cache结构如下。V…TagData此处的行即为块（Block）。直接映射下，每块的Cache结构一般分为4个部分，其中，V：1位，表示所在的块是否有效。…：表示用于Cache一致性维护和替换算法的控制位。TAG：地址转换标记。如果不计算“…”部分，则Cache的大小由V、Tag和Data（数据）3部分组成。在直接映射中，可以将地址分为如下3个部分：Tag快索引块内本题中，总的寻址位数为28位（228=256M）：块内位为6位（25-64），5~0位；块索引为3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。每行（块）的大小=V+Tag+数据=1+19+64×8位。数据Cache有8行，总容量为（1+19+64×8）×8/8=532B。2）由于数组在存储器中按行优先方式存放，因此每个数组元素占4B。数组首地址为320，因此可知：a[0][31]在存储器中的地址为320+31×4=444=000110111100Ba[l][1]在存储器中的地址为320+（256+1）×4=1348=010101000100B按直接映射方式，地址分为3部分，块索引在地址的8~6位，因此两地址所对应的块索引分别为6（110B）、5（101B）。3）数组a中每个数据只用了一次，如果程序没有命中，则从主存中读入一块，大小64B，相当于16个整数。对于程序A，如果是按行连续存放的，那么从主存读入一块到Cache（一次失配）后，随后的15次便都Cache命中，读一次管16次，因此命中率为[（216-212）/216]×100%=93.75%程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用便又被替换，因此每次都失败，命中率为0%。另一种算法是，由于数组a一行的数据量为1KB>64B，因此访问第0行时，每个元素都不命中，由于数组有256列，数据Cache仅有8行，故访问数组后续列元素仍然不命中，于是程序B的数据访问命中率为0%。由于从Cache读数据比从内存读数据快很多，因此程序A的执行时间更短。分析：1）V、Tag、Data是每个Cache块（行）的必要组成。为了提高效率或者实行替换算法，每个块还需要一些控制位，这些位根据不同的设计要求而定。2）本题中计算两个数组元素的地址是关键。3）命中率的计算是本问题的关键。注意数组访问与数组在内存中的存储方式，以及命中率的定义。38、解析：微指令字长为24位，操作控制字