CN119479717A 存储器装置及存储器装置的操作方法 （爱思开海力士有限公司）

2多个压缩电路，每个压缩电路连接到至少一个存多个第一合并电路，每个第一合并电路从至少一个第一合并电路通过合并从所述至少一个压缩电路输出的压缩数据来第二合并电路，从不同的第一合并电路接收第一合并数据，延迟检测电路，接收所述输出控制信号，并且通过比较所述输出输出缓冲器电路，锁存所述第二合并数据，并且响应于所述输出控制延迟控制信号生成单元，接收所述输出控制信号，并且基于所述输延迟控制信号输出电路，接收校准使能信号，并且基于所述校准使所述预定范围而获得的信号与所述第二输出控制信3基于从多个存储体的至少一部分输出的输出控制信号来生成延基于校准的输出控制信号，在多个第一合并电路中对与不同存储将根据通过比较所述输出控制信号而获得的结果生成的延迟控制信号提供到补偿电确定与待执行所述第二合并的第一合并数据相对应的输出控制信号响应于所述延迟控制信号来校准时钟信号，并将校准的时钟信号提供到所述存储体；4[0002]本申请要求于2023年8月9日向韩国知识产权局提交的、申请号为10_2023_[0004]从存储器装置读取的数据可以通过数据线传送到输入/输出焊盘。存储器装置中或单个存储器装置内的多个存储器区域(存储体)可以共享并使用相同的固定数量的数据的多个存储器区域利用时分(timedivision)在设定时间段内或期间以设定顺序排他地使一个存储器装置内的多个存储器区域中的每个存储器区域读取的数据可以被压缩并输出。多个存储器装置或一个存储器装置中包括的多个存储器区域中的每个存储器区域可以使行压缩读取操作时在数据的合并过程中可能发生过响应于输出控制信号将从至少两个不同的压缩电路输出的压缩数据合并成单个压缩数5且基于输出控制信号的至少一部分来输出第[0024]图14是更详细地示出根据本公开的实施例的存储器装置的操作方法中输出延迟[0025]图15是更详细地示出根据本公开的实施例的存储器装置的操作方法中生成延迟[0026]图16是示出根据本公开的实施例的存储器装置的操作方法中校正输出控制信号6[0035]当执行压缩读取操作时，在第一步骤中，可以从每个存储体1100输出读取数据出控制信号OUTPUT_CTR可以响应于从存储器装置1000的外部提供或者存储器装置1000中以响应于输出控制信号OUTPUT_CTR从压缩电路1因此，压缩数据的大小为压缩之前的相同数据大小的25从而生成压缩数据C.DATA。例如，如果压缩之前的读取数据R.DATA是16位，则可以从压缩电路1200输出4位的[0038]从多个不同的压缩电路1200输出的压缩数据C.DATA可以在第一合并电路1300中7[0039]每个第一合并电路1300可以接收来自两个或更多个压缩电路1200的压缩数据C.DATA，以及与来自相应的不同存储体1100的压缩数据C.DATA相对应的输出控制信号[0040]在实施例中，第一合并电路1300可以锁存与不同存储体1100相对应的压缩数据存储体1100相对应的压缩数据C.DATA可以从第一合并电路1300输出作为第一合并数据1st[0041]第一合并电路1300可以选择并使用第一合并电路1300从与第一合并电路1300联应于输出控制信号OUTPUT_CTR0来输出第一合并数据1stM.DATA0。选择输出控制信号[0042]从第一合并电路1300输出的第一合并数据1stM.DATA0可以联接到第二合并电路1400并在第二合并电路1400中合并。第二合并电路1400可以合并从不同的第一合并电路合并电路1300的数量和位置是设计选择并且不限于本文描述的具二合并数据2ndM.DATA0时，输出缓冲器电路1700可以从输出控制信号OUTPUT_CTR0和输出制信号OUTPUT_CTR0而从输出缓冲器电路1700输出第二合并数测电路1500可以通过比较接收到的输出控制信号OUTPUT_CTRn来生成延迟控制信号DELAY_二合并电路1400中合并的数据信号相对应的输出控制信号O8[0047]例如，当在第二合并电路1400中，第一合并数据1stM.DATA0和第一合并数据1st的结果，延迟检测电路1500可以生成延迟控制信号DELAY_CTR，其指示输出控制信号控制信号DELAY_CTR可以包括关于每个输出控制信号OUTPUT_CTR将被[0048]在延迟检测电路1500中生成的延迟控制信号DELAY_CTR可以被提供到补偿电路1600，补偿电路1600可以基于接收到的延迟控制信号DELAY_CTR来校准输出控制信号此可以在生成并输出第二合并数据2ndM.DATA时使用校准的输出OUTPUT_CTR之间的延迟差而发生的数CTR0来输出读取数据R.DATA0。可以响应于输出控制信号OUTPUT_CTR2来输出读取数据中并且如图2所示，第一合并电路1300可以包括D触发器。压缩数据C.DATA0和压缩数据9[0056]在压缩读取操作中，当压缩电路1200以1：2(即，50％)的压缩比压缩读取数据[0061]数据合并电路1410可以接收并合并从多个第一合并电路1300输出的第一合并数[0062]同一数据合并电路1410可以将命名为1stM.DATA2的另一第一合并数据与命名为入到数据合并电路1410的所有第一合并数据1stM.DATA流可以合并在一起并且输出到锁存置1000执行压缩读取操作时，信号选择电路1420可以选择并输出接收到的输出控制信号1410将第一合并数据1stM.DATA0和第一合并数据1stM.DATA1合并在一起并输出第二合并信号OUTPUT_CTR0和输出控制信号OUTPUT_CTR1或者输出控制信号OUTPUT_CTR0’和输出控[0067]数据合并电路1410合并并输出的第二合并数据2ndM.D到锁存器组1720的第二合并数据2ndM.DATA可以响应于数据输出控制信号DOUT_CTR而被输[0070]参照图4，延迟检测电路1500可以包括延迟控制信号生成器1510和延迟控制信号[0071]延迟控制信号生成器1510可以接收并比较输出控制信号OUTPUT_CTR0和OUTPUT_M.DATA1可以由第二合并电路1400合并。延迟检测电路1500可以接收并比较输出控制信号OUTPUT_CTR0和输出控制信号OUTPUT_CTR1，输出控制信号OUTPUT_CTR0和输出控制信号OUTPUT_CTR1分别对应于第一合并数据1stM.DATA0和第一合并数据1st生成器1510的D触发器DFF可以比较输出控制信号OUTPUT_CTR0和OUTPUT_CTR1之间的延迟[0075]延迟的输出控制信号OUTPUT_CTR1_DEL可以被输入到延迟控制信号生成器1510中号OUTPUT_CTR0是否比预定范围快的[0076]同样地，延迟的输出控制信号OUTPUT_CTR1_DEL可以被输入到延迟控制信号生成迟控制信号生成器1510中的另一个D触发器的时钟输入端。因此，当将输出控制信号OUTPUT_CTR1与输出控制信号OUTPUT_CTR0进行比较时，可以输出指示输出控制信号成器1510生成的延迟控制信号可以被输入到延迟控制信号输出单元1520中的一个D触发器[0078]校准使能信号CALIB_EN可以被提供到(输入到)延迟控制信号输出单元1520中的[0079]例如，从延迟控制信号输出单元1520输出的延迟控制信号可以对应于信号B0_FAST，当信号B0_FAST为逻辑1时，其指示输出控制信号OUTPUT_CTR0与输出控制信号与输出控制信号OUTPUT_CTR0相比是否快[0080]尽管示出了图4所示的延迟控制信号生成器1510和延迟控制信号输出单元1520中生成器1510可以以能够通过接收输出控制信号OUTPUT_CTR并比较输出控制信号OUTPUT_是延迟检测电路1500可以同样地应用于其他输出控制信号OUTP[0083]参照图4和图5，延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR0_DEL与输出控制信号OUTPUT_CTR1进行比较。作为比较结果，延迟的输出控制信号[0084]延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR1_DEL与输出控[0085]具有这些值的Q_B0和Q_B1中的每一个可以被输入到延迟控制号输出单元1520的数据可以被输出为作为延迟控制信号的B0_FAST和B1_FAST。也就是说，[0086]参照图4和图6，延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR0_DEL与输出控制信号OUTPUT_CTR1进行比较。作为比较结果，延迟的输出控制信号成指示输出控制信号OUTPUT_CTR0与输出控制信号OUTPUT_CTR1相比快于预定范围的信号[0087]延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR1_DEL与输出控[0088]具有这些值的Q_B0和Q_B1中的每一个可以被输入到延迟控制号输出单元1520的数据可以被输出为作为延迟控制信号的B0_FAST和B1_FAST。也就是说，由于锁存到延迟控制信号输出单元1520的值由于Q_B0而为高值，因此B0_FAST可以被输出为高值。另外，由于锁存到延迟控制信号输出单元1520的值由于Q_B1而为低值，因此B1_[0089]参照图4和图7，延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR0_DEL与输出控制信号OUTPUT_CTR1进行比较。作为比较结果，延迟的输出控制信号生成指示输出控制信号OUTPUT_CTR0与输出控制信号OUTPUT_CTR1相比不快于预定范围的[0090]延迟控制信号生成器1510可以将延迟的输出控制信号OUTPUT_CTR1_DEL与输出控B1指示输出控制信号OUTPUT_CTR1与输出控制信号OUTPUT_CTR0相比快于预定范围。因此，[0091]具有这些值的Q_B0和Q_B1中的每一个可以被输入到延迟控制号输出单元1520的数据可以被输出为作为延迟控制信号的B0_FAST和B1_FAST。也就是说，由于锁存到延迟控制信号输出单元1520的值由于Q_B0而为低值，因此B0_FAST可以被输出校准的输出控制信号OUTPUT_CTR0和OUTPUT_CTR1来输出和时钟信号CKCOL0可以由存储器装置1000的内[0097]补偿电路1600可以包括延迟电路DelayCell2，并且延迟通过延迟电路Delay制信号DELAY_CTR0，并且基于接收到的延迟控制信号DELAY_CTR0输出校准的时钟信号DELAY_CTR0延迟或不延迟输入到补偿电路1600的时钟信号CKCOL0CTR0可以与根据未校准的时钟信号CKCOL_B0生成的输[0099]也就是说，根据延迟控制信号DELAY_CTR来校准被提供到存储体1100的时钟信号可以输入时钟信号CKCOL和延迟控制信号DELAY_CTR并且可以根据延迟控制信号DELAY_CTR[0102]存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可[0103]多个存储块BLK1至BLKz中的每个存储块BLK包括多个存储器单元MCn。在实施例个串ST中包括的存储器单元的数量可以大于附图所示的存储器单元MC1至M[0107]存储器单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST中包括的漏极选择晶体管DST的栅极可以连接到漏极选择[0108]包括存储器单元MC1至MC16之一的晶体管的栅极可以连接到多个字线WL1至WL16[0109]不同串ST中连接到相同字线WL的一组存储器单元MC可以被称为物理页面PPG。因[0110]每个存储器单元MC可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元个逻辑页面的数据可以包括数量对应于一个物理页面PPG中包括的单元[0115]电压生成器120可以通过使用提供到存储器装置100的外部电源电压来生成多个压生成器120生成的内部电源电压可以用作存储器装置10[0117]在实施例中，电压生成器120可以通过使用外部电源电压或内部电源电压来生成[0118]为了生成具有各种电压电平的多个操作电压，电压生成器120可以包括接收内部[0119]电压生成器120生成的多个操作电压可以由地址解码器130提供到存储器单元阵[0120]地址解码器130可以通过行线RL连接到存储器单元阵列110。地址解码器130可以地址选择多个存储块BLK1至BLKi之中的至少一个存储块。地址解码器130可以对接收到的地址ADDR中的行地址进行解码。地址解码器130可以根据解码后的行地址选择所选择的存的列地址进行解码。地址解码器130可以根据解码后的列地址将输入/输出电路140和存储[0121]地址解码器130可以包括诸如行解码器电路、列解码器电路和地址解码器电路的在控制逻辑150的控制下执行压缩读取操作时，压缩电路1200可以压缩并输出从存储器单路。第一合并电路和第二合并电路可以与图1中描述的第一合并电路1300和第二合并电路[0125]输入/输出电路140可以包括延迟检测电路和补偿电路。延迟检测电路可以直接/延迟检测电路1500和补偿电路1600相同。延迟检测电路可以通过比较从存储器单元阵列110输出的输出控制信号来生成并输出延迟控制信号，并且补偿电路可以基于接收到的延逻辑150可以响应于从外部装置传送的命令CMD而操作。控制逻辑150可以通过响应于命令[0132]在实施例中，存储器装置100可以是各种类型的易失性存储器或非易失性存储器列中由该地址所选择的区域。存储器装置100可以对由命令的地址部分选择或确定的存储100是闪速存储器装置时，存储器控制器200可以运行诸如用于控制主机与存储器装置100换为物理地址(PA)，物理地址(PA)指示存储器装置100中待存储数据或待被读取数据的存[0137]存储器控制器200可以响应于来自主机的请求来控制存储器装置100执行写入操是要执行压缩读取操作还是正常读取操作来向存储器装置100提供压缩读取命令或正常读取命令。控制逻辑150可以响应于接收到的命令来控制包括I/O电路140的外围电路执行压是在压缩存储器单元阵列110中的多个区域的数据的同时将压缩的数据合并在一起并输出[0144]处理器2010可以执行用于控制存储器装置100的各种计算或者生成各种命令。当[0146]ECC电路2030被配置为通过使用错误校正码来检测并校正从存储器装置100接收并从存储器装置100接收数据等。存储器接口2060可以根据处理器2010的指令向存储器装基于从多个存储体1100输出的输出控制信号OUTPUT_CTR来生成延迟控制信号DELAY_CTR。[0152]在操作步骤S1303中，存储器装置1000的补偿电路1600可以基于延迟控制信号[0153]在操作步骤S1305中，存储器装置1000的压缩电路1200可以压缩从存储体1100提[0154]在操作步骤1307中，存储器装置1000的第一合并电路1300可以基于在操作S1303数据C.DATA可以被锁存到第一合并电路1300，并且当响应于校准的输出控制信号OUTPUT_[0155]在操作步骤S1309中，存储器装置1000的第二合并电路1400可以合并第一合并数据1stM.DATA，并且由第二合并电路14M.DATA而获得的第二合并数据2n[0156]在操作步骤S1311中，存储器装置1000的输出缓冲器电路1700可以基于在操作[0157]图14是更详细地示出根据本公开的实施例的存储器装置的操作方法中输出延迟[0159]在操作步骤S1403中，延迟检测电路1