CN119479719A 相位时钟校正的设备与方法 （美光科技公司）

202010235418.62020.03.30节可基于调节前的时钟信号的占空比与另一时输入时钟信号和/或其反信号的占空比调节可基于在其占空比已被调节之后从所述多个时钟信2第二电路，与所述时钟分频电路的输出耦合且可操作用于第三电路，与所述第二电路耦合且可操作用于至少部分地及控制组件，与所述第三电路耦合且可操作用于至少部分地基2.根据权利要求1所述的设备，其中所述时钟分频电路可操作用于至少部分地基于所积分器，与所述第二电路的输出耦合且可操作用于对由所述第第二积分器，与所述第二电路的第二输出以及所述二积分器可操作用于对由所述第二电路输出的第二时钟信积分器，与所述第三电路的输出和所述控制组件的输入耦合对由所述第三电路输出的所述两个时钟信号中的至少一个进钟信号包括所述第一时钟信号和所述第二时钟第一组与非门，可操作用于向所述控制组件输出所述两个时钟信号中的第一时钟信第二组与非门，可操作用于向所述控制组件输出所述两个时钟信号中的第二时钟信时钟分频电路，可操作用于在调节所述第一时钟信号的第二电路，可操作用于接收所述四个时钟信号中的第第三电路，可操作用于接收所述四个时钟信号中的第3第四电路，与所述第二电路和所述第三电路耦合，所述第四电地基于所述四个时钟信号中的所述第一对和所述第二对来产生第三对控制组件，可操作用于至少部分地基于所述第三对时钟信号的积分第四电路，可操作用于对所述第一时钟信号的所述第一控制组件，可操作用于至少部分地基于所述比较来控制由所述12.根据权利要求11所述的设备，其中所述四个时钟信号中的所述第二对包括具有由第五电路，可操作用于对所述第三时钟信号的所述第三第二控制组件，可操作用于至少部分地基于所述第三占空来控制由所述第三电路提供的所述占空比的使用第一电路来调节第一组时钟信号中的时由与所述第一电路耦合的时钟分频电路来输出至少部分地基于所述第一组时钟信号使用第二电路来调节所述第二组时钟信号中的至少一个时由第三电路且在调节所述至少一个时钟信号的占空比之后输出至少部分地基于所述16.根据权利要求15所述的方法，其中控制所述第一电路包括调节由所述第一电路提确定所述两个时钟信号的占空比之间的差异，其中所述第一电确定所述至少一个时钟信号和所述第二组时钟信号中的第二时钟信号的占空比之间4至少部分地基于在所述差异上来调节由所述时钟分频电路输出的第三组时钟信号中使用第四电路来调节所述第二组时钟信号中的第二时钟信号的确定所述第二组时钟信号中的所述第二时钟信号和第三时钟信使用所述第四电路来调节所述第二组时钟信号中的第三时使用第一电路来调节两个时钟信号中的第一个时由时钟分频电路在所述第一个时钟信号的所述占空比的调节之后接收所述两个时钟由与所述第二电路和所述第三电路耦合的第四电路至少部分地基于所述四个时钟信使用控制组件至少部分地基于所述第三对时钟信号的积分来控制由所述第一电路提25.根据权利要求22所述的方法，其中所述四个时钟信号中的所述第一对包括由所述使用第四电路来比较所述第一时钟信号的所述第一占空比和所述第二时钟信号的所使用控制组件至少部分地基于所述比较来控制由所述第二电路提供的所述占空比的26.根据权利要求25所述的方法，其中所述四个时钟信号的所述第二对包括由所述第使用第五电路来比较所述第三时钟信号的所述第三占空比和所述第四时钟信号的所5使用第二控制组件至少部分地基于比较所述第三占空比和所述第四占空比来控制由28.根据权利要求22所述的方法，其中所述四个时钟信号的所述第一对的时钟信号和所述第二对的时钟信号在相位上偏移90度加上或减去一或多个相位6利申请中的每一个转让给本申请的受让人且所述专利申请中的每一个明确地通过引用整[0008]存在各种类型的存储器装置，包含磁硬盘、随机存取存储器(RAM)、只读存储器储器)即使在不存在外部电源的情况下也可以长时间保持其存储的逻辑状态。易失性存储7用于接收所述四个时钟信号中的第一对并调节所述第一对时钟信号中的至少一个的占空[0019]图7例示出根据本文公开的实例的支持相位时钟校正的占空比校正(DCC)控制器[0022]图10示出例示根据本文公开的各种实例的支持相位时钟校正的一或多种方法的[0023]存储器装置可通过实施校正过程来校正一或多个时钟信频时钟信号)的占空比；以及使用调节后的一或多个信号作为调节一或多个进入时钟信号[0024]存储器装置可使用一或多个时钟信号(例如，高频时钟信号)来对其操作进行定8[0026]根据本文阐述的技术，存储器装置可通过采用校正方案[0029]图1例示出根据本文公开的实例的支持相位时钟校正的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110以及将外部存储器控制器105与存储器装置述一或多个存储器装置阐述为单个存储器装[0031]系统100的至少一部分可为主机装置的实例。这种主机装置可为使用存储器来执9配置成与系统100的其他组件进行通信并提供物理存储器地址/空间以供系统100潜在地使置110可用作系统100的从类型装置(例如，响应并执行由系统100通过外部存储器控制器包含两个或更多存储器管芯的存储器装置110可被称为多管芯存储器或封装(也称为多芯[0036]基本输入输出系统组件125可为包含作为固件操作的基本输入输出系统的软件组[0037]周边组件130可为可集成到系统100中或与系统100一起集成的任何输入装置或输[0041]系统100的组件可由被设计成施行其功能的通用或专用电路系统组成。这可包含[0042]存储器装置110可包含装置存储器控制器155和一或多个存储器管芯160。每个存每个存储单元被配置成存储至少一位数字数据。参照图2更详细地阐述存储器阵列170和/[0043]存储器装置110可为二维(2D)存储单元阵列的实例，或者可为三维(3D)存储单元的存储器管芯160_N)。在三维存储器装置中，多个存储器管芯160_N可彼此堆叠或彼此相[0044]装置存储器控制器155可包含被配置成控制存储器装置110的操作的电路或组储器控制器155可被配置成与外部存储器控制器105、所述一或多个存储器管芯160或处理理器120)存储特定数据的写入命令或指示存储器装置110将向系统100的组件(例如，处理制器155可结合存储器管芯160的本地存储器控制器165来控制本文阐述的存储器装置110的操作。装置存储器控制器155和/或本地存储器控制器165中包含的组件的实例可包含用于对从外部存储器控制器105接收的信号进行解调的接收器、用于调制信号并将信号传输控制器165或者直接与外部存储器控制器105或处理器[0046]外部存储器控制器105可被配置成能够在系统100的组件(例如，处理器120)与存作的细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105满足的请共(源)系统时钟信号的系统时钟。时钟信号可[0047]系统时钟信号可为频率高于用于在整个系统100中传送信号的迹线的截止频率的一或多个功能在一些情况下可由外部存储器控制器105实行(或者与处理器120分离或者包[0050]信道115(以及相关联的信号路径和端子)可专用于传递特定类型的信息。在一些道186可被配置成在外部存储器控制器105与存储器装置110之间传递命令，所述命令包含个时钟信号可被配置成在高状态与低状态之间振荡，并协调外部存储器控制器105和存储CK_c信号)可为存储器装置110的命令和寻址操作或者存储器装置110的其他系统范围操作代表与系统时钟信号相同信息的较低频率时钟信号信道190可传递要写入存储器装置110的信息(例如，双向的)或者从存储器装置110读取的器装置110的一般存取操作提供定时参考(例如，用于读取操作和写入操作二者的定时参配置成协调外部存储器控制器105和存储器装置110的存取操作(例如，写入操作或读取操[0057]信道115可使用各种不同的架构将外部存储器控制器105与存储器装置110耦合。[0058]可使用各种不同的调制方案来对通过信道115传递的信号进行调制。在一些情况之间传递的信号进行调制。二进制符号调制方案可为其中M等于二的M进制调制方案的实存储器装置110之间传递的信号进行调制。多符号调制方案可为其中M大于或等于三的M进[0061]根据本文阐述的技术，系统100可校正基于高频时钟信号构建的低频时钟信号中所述电容器包含介电材料以存储代表可编程[0066]可通过行解码器225、列解码器230和板驱动器235来控制对存储单元205的访线210。列解码器230从本地存储器控制器265接收列地址并基于接收的列地址激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且可基于接收的板地址激活板线为铁电电容器的实例。电容器240的第一节点可与开关组件245耦合且电容器240的第二节[0068]选择或取消选择存储单元205可通过激活或去激活开关组件245来实现。电容器中晶体管栅极与晶体管源极之间的电压差大于或小于晶体管的阈值电压。在一些情况下，开关组件245可为p型晶体管或n型晶体管。字线210可与开关组件245的栅极进行电子通信且可基于施加到字线210的电压来激活/去激活开关些架构中，字线210可与存储单元205的开关组件245的栅极进行电子通信且可被配置成控205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210和存储单元205的开关组件245可被配置成选择耦合和/或隔离存储单元205的电容器240和数字线215。线215一起)成在存储单元205的存取操作期间对电容[0073]感测组件250可被配置成将数字线215两端的存储单元205接收的信号与参考信号可确定存储单元205的存储状态是逻辑1，且如果数字线215具有比参考信号255低的电压，则感测组件250可确定存储单元205的存储状态是逻[0074]感测组件250可包含各种晶体管或放大器以检测和放大一或多个信号中的差异。存储单元205的检测到的逻辑状态可被提供作为感测组件250的输出(例如，到输入/输出器265可被配置成从外部存储器控制器105(或参照图1阐述的装置存储器控制器155)接收储器控制器265可识别与目标存储单元205进行电子通信的目标字线210、目标数字线215的存储单元205中的逻辑状态。在一些情况下，可在单次读取操作期间感测多个存储单元器265可识别与目标存储单元205进行电子通信的目标字线210、目标数字线215和/或目标储在存储单元205上的逻辑状态传递给外部存储器控将存储单元返回到其原始逻辑状态。本地存储器控制器265可在读取操作之后将逻辑状态外，激活例如字线210等单个存取线可能会干扰存储在与此存取线进行电子通信的一些存[0081]存储器管芯200的各种操作的定时可由一或多个时钟信号传送的定时信息控制或[0082]图3例示出根据本文公开的实例的支持相位时钟校正的时钟电路系统300的实例。如，信号A的反信号版本可被表示为A')。因此，接收电路305可输出包含高频时钟信号(Clock)及其反信号(Clock')的差分时钟[0083]差分时钟信号可由时钟分频器310接收，时钟分频器3[0084]根据本文阐述的技术，时钟校正电路系统315可通过调节高频时钟信号及其反信实线的时钟信号可为如参照图3阐述的由时钟校正电路系统315输出(或应该输出)的理想[0088]图5例示出根据本文公开的实例的支持相位时钟校正的时钟电路系统500的实制器525和鉴别器530。时钟电路系统500的组件可经由一或多条迹线(本文中也称为传输[0089]接收电路505可从另一组件(例如，时钟电路系统500外部的组件)接收时钟信号[0091]由占空比校正电路520提供的占空比调节可基于从占空比校正控制器525接收的使得由占空比校正电路520_a提供的占空比调节产生具有相同占空比(例如，50％)的时钟调节可移动时钟信号的沿，使得差分时钟对的沿对齐(例如，clock0°的上升沿可与[0093]由占空比校正电路520输出的低频时钟信号可被传输到时钟电路系统500外部的于低频时钟信号产生全频率时钟信号(clock_f)及其反信号(clock_f')。全频率时码)，控制信号指示占空比校正电路510如何调节进入时钟信号clock_i和clock_i'的占空制器525_d可接收clock_i和clock_i'作为输入，并基于clock_i和clock_i'的占空比向占空比校正电路510输出控制信号。占空比校正控制器525_d可校正clock_i和clock_i'中的初始占空比误差。如果未校正，这些占空比误差可能严重到足以中断时钟分频器515的操调节之前)，由占空比校正电路520输出的低频时钟信号。时钟信号600还可包含时钟信号600_b，在一些实例中，时钟信号600_b可代表在占空比调节的第二阶段已经发生之后(例[0099]图7例示出根据本文公开的实例的支持相位时钟校正的占空比校正控制器700的[0100]每个积分器705可包含电阻组件(例如电阻器715)以及电容组件(例如电容器节点A上的电压可代表clock_1的积分的输出，且节点B上的电压可代表clock_1'的积分的比校正控制器700可接收clock_1和clock_1'，它们可为由占空比校正电路520输出的差分校正控制器810可为参照图5阐述的占空比校正控制器525的实例或者参照图7阐述的占空[0106]如参照图7所论述，占空比校正控制器810可对从与非门815_c接收的时钟信号和从与非门815_f接收的时钟信号进行积分。积分产生的电压电平可输入到控制组件820中，[0107]尽管参照与非门进行阐述，但是鉴别器805可使用任何类型的逻辑门(包含与门、[0108]图9例示出根据本文公开的实例的支持相位时钟校正的波形900的实例。波形900何给定时间处的节点C上的电压可为波形A和B上的与非操作的结果。且任何给定时间处的代表全频率时钟信号且节点F上的电压可代表全频率时钟信号[0111]由于全频率时钟信号的占空比不是50因此对节点C和F上的波形进行积分可能比校正电路510)修改其提供的占空比调节。新的占空比调节可基于G和H上的电压差(且因[0112]如波形900_b所例示，具有理想相位的低频时钟信号产生占空比为50％的时钟信[0113]由于全频率时钟信号的占空比为50因此对节点C和F上的波形进行积分可能会制代码。或者控制组件820可传输指示占空比校正电路保持其当前电平的占空比调节的控[0114]图10示出例示根据本文公开的各种实例的支持相位时钟校正的方法1000的流程少部分地基于具有调节后的占空比的至少一个时钟信号来调节第二组时钟信号中的至少信号并至少部分地基于具有所述至少一个调节的占空比的所述新的多个时钟信号来调节处理器执行的指令的非暂态计算机可读介质)：对所述多个时钟信号中的两个时钟信号中信号的占空比，所述第一时钟信号与第二时钟信号在相位上偏移180度加上或减去第一相频器515)的输入耦合且可操作用于调节一组时钟信号(例如，clock_i和clock_i')的占空比；第二电路(例如，占空比校正电路520_a、占空比校正电路520_b或包含所述二者的电路)，与时钟分频电路的输出耦合且可操作用于调节由时钟分频电路输出的多个时钟信号530)，与第二电路耦合且可操作用于至少部分地基于所述多个时钟信号输出两个时钟信第三电路耦合且可操作用于至少部分地基于所述两个时钟信号来修改由第一电路提供的的积分器)，所述积分器与第二电路的输出耦合且可操作或被配置成对第二电路输出的第制组件)的输入耦合。积分器可操作或被配置成对第三电路输出的所述两个时钟信号(例所述组时钟信号可包含第一时钟信号和第二时分频器515)，可操作或被配置成在调节第一时钟信号的占空比之后接收所述两个时钟信[0132]在一些情况下，所