现代EDA技术及其应用：基于Altera FPGA Verilog HDL的描述与实现 课件 第1章 - EDA技术简介

《现代EDA技术及应用》教学课件张俊涛电子信息与人工智能学院第1章EDA技术简介本章内容1.2应用EDA技术的三个要素1.3EDA技术的应用领域1.1为什么需要学习EDA技术？1.4电子系统的设计方法1.5EDA网络学习资源1.1为什么需要学习EDA技术？数字电路课程方向：(1)逻辑分析与设计(2)电路分析与设计IBSN:978-7-302-55290-1设计实践：(1)电子技术课程设计(2)电子设计竞赛IBSN:978-7-5693-1977-474HC0074HC0274HC04/1474HC1074HC3274HC86------------74HC125/126CD4051/52/53------------74HC14874HC138/139CD451174HC151/15374HC283------------74HC160/16174HC190/19174HC573/57474HC595CD4060-------------74HC121/123NE555/LM555-------------ADC0809DAC0832IdoandIunderstand.【发挥部分】

(1)被测信号的频率范围为1Hz~100MHz,测量相对误差不大于10-4;(2)被测信号正弦波，最小有效电压为10mV;【2015】全国大学生电子设计竞赛题【课设】简易频率计的设计被测信号的频率范围：1Hz~10kHz，测量的相对误差不大于±1Hz。电子设计竞赛评分标准：(1)基本部分：50分；(2)发挥部分：50分；(3)设计报告：20分。

设计并制作一台闸门时间为1s的数字频率计。【基本要求】(1)被测信号的频率范围为1Hz~10MHz,测量的相对误差不大于10-4;(2)被测信号正弦波，有效电压范围为50mV~1V;

(3)测量数据的刷新时间不大于2s。要求测量数据稳定，能自动显示单位。2.频率测量的三种方案1.什么是频率？频率测量直接测频法测周期法等精度测量法根据频率的定义根据周期与频率之间的关系对直接测频法进行改进得到(2)发挥部分1Hz~100MHz:用8个74HC160级联实现。◆主控电路设计(1)基于单稳态电路设计；(2)基于晶振电路,应用顺序脉冲发生器设计。◆计数器的设计(1)基本要求

1Hz~10MHz:

用7个74HC160级联实现；单稳态电路：74HC121/NE555

Tw=RCln2或者Tw=RCln3，

频率稳定度10-3；晶振电路：32768Hz晶振+CD4060，

2048Hz~2Hz，EXCEPT16Hz

频率稳定度10-9以上.3.直接测频法的基本原理4.直接测频法的设计方案主控电路：基于74HC160设计,循环产生(1)复位信号

(2)闸门信号

(3)锁存信号。

主控电路设计：(1)复位信号CLR‘

-74HC160的复位信号RD'低电平有效；(74HC160)

(2)闸门信号CNTEN

-74HC160的计数允许EP信号高电平有效;

(3)显示信号DISPEN’

-CD4511的锁存信号LE低电平无效。基于MSI/SSI设计【课设】简易频率计的设计测频范围：1Hz~10kHz，相对误差不大于±1Hz。(1)布局(2)安装元器件(3)连线(4)测试与调试

正面背面实现方案(2)：设计PCB板(1)布局(3)连线★方案(1)和(2)的共同点：基于SSI/MSI设计

(2)竞赛要求

基本要求：1Hz~10MHz

发挥部分：1Hz~100MHz

测频范围受计数器性能的限制！◆计数器的性能

(1)课设要求

测频范围：1Hz~10kHz；√√×★方案(1)和(2)存在问题：有4个数码管，满足课设要求实现方案(3)：用DE0开发板

(CycloneⅢFPGA:EP3C16F484C6)基于DE0实现时,用原理图法设计频率计，在FPGA内部实现。DE2-115开发板(CycloneIV:EP4CE115F29C7)有8个数码管，满足竞赛要求基于DE2-115开发板,应用HDL描述,测频范围1Hz~100MHz可以内嵌96MHz分频信号源，用于计数器性能测试！

要求测频精度为0.01%时，直接测频法的频率计有效测频范围为：5859Hz~100MHz。基本要求：1Hz~10MHz,0.01%发挥部分：1Hz~100MHz,0.01%。0.01%=1/10000★直接测频法存在的原理性问题：理论上存在1个脉冲的计数误差！计数值NN-1N+1结论：闸门作用时间为1s时，测量精度为±1Hz；

被测信号的频率越低，直接测频法的相对误差越大，存在着测量实时性和测量精度之间的矛盾！

当闸门时间为1s时：

(1)

FX=1MHz,理论误差为10-6（0.0001%）；

(2)

FX=10kHz,理论误差为10-4（0.1%）；(3)

FX=1kHz,理论误差为10-3（0.1%）；(4)

FX=100Hz,理论误差为10-2（1%）；(5)

FX=10Hz,理论误差为10-1（10%）；(6)

FX=1Hz,理论误差为1（100%）；5.直接测频法的缺点.vs.0.01%=10-46.直接测频法的改进-等精度测量方法改进思路：控制闸号信号与被测信号同步！等精度测频法新闸门信号同步带来的新问题：闸门信号SG的作用时间不确定！解决方法：再增加一套与门和计数器，同时对标准信号Fs进行计数。利用两个计数器的计数时间相等来推算被测信号的频率。SynchronousGatesignal(6a)等精度测频法待测信号频率的计算公式

闸门信号的作时间也可以表示为TD≈Ns×Ts

当Ts<<TD时，NX×TX≈NS×TS所以需要用乘除法计算被测信号的频率！

闸门信号的作时间可以表示为TD=Nx×Tx

基于中小规模集成逻辑器件设计难以实现(6b)等精度测频率测量误差分析

设用NS×TS表示TD产生的计时误差记为△t，则

△t=TD-NS×TS

设被测信号频率的精确值为fX0。由于TD=Nx×TX0，所以fX0=NX/TD，因此频率测量的相对误差δ可表示为

δ=(fX-fX0)/fX0=fX/fX0-1=(fS×NX/NS)/(NX/TD)-1=TD/(TS×NS)-1=(TD-TS×NS)/(TS×NS)=△t/(TS×NS)=△t/(TD-△t)

由于△t最大为一个标准信号的周期，所以当标准信号的周期TS远远小于TD时，TD-△t≈TD，所以频率测量的相对误差可以近似表示为

δ≈TS/TD

(6c)结论

等精度频率计的测量误差与被测信号的频率无关，只取决于标准信号周期TS与门控信号作用时间TD的比值。

采用100MHz标准信号(TS=10ns)时，门控信号的作用时间TD与测量误差δ之间的关系如下表所示。闸门时间TD（秒）测量误差δ（%）0.010.00010.10.0000110.000001因此：取标准信号的频率越高，或者门控信号的作用时间越长，则测频的相对误差就越小。δ≈TS/TD

结论：当门控信号SG的作用时间为1秒时，等精度频率测量的相对误差约为10-8。7.等精度频率计的三种实现方案(1)MCU+CPLD；(2)基于FPGA,应用IP实现；(3)基于SOPC设计。STM32F103开发板MAXIICPLD开发板n=ln(108)/ln2≈26.272n>=108(1)十进制计数器(2)二进制计数器1Hz~100MHz(1)MCU+CPLD；(2)基于FPGA,应用IP实现；(3)基于SOPC设计。QuartusII/Prime：乘法IP:LPM_MULT除法IP：LPM_DIVIDE

1Hz~100MHz可以内嵌96MHz分频式信号源,用于频率计性能测试！驱动8位数码管(2a)基于IP设计的等精度频率计(测频范围：1Hz~100MHz)

要求测频精度为0.01%时,等精度测频法的有效测频范围为：45Hz~100MHz改进方案：(1)用周期法测量低频信号的频率；(2)基于SOPC,应用软件实现乘除法并改用液晶显示。解决方法分析：(1)δ≈TS/TD;

显示方法：(1)FX≥10kHz时：8+0(2)FX≥1kHz时：4+4

(3)Fx≥100Hz时：3+5(4)Fx<100Hz时：2+6732.40531366.20238183.10119,0.002%91.533217,0.02%频率测量的三种方法频率测量直接测频法测周期法等精度测频法NN-1N+1δ≈TS/TD

45Hz~100MHz5859Hz~100MHz1Hz~100MHz,0.01%闸门作用时间：1S

对于低频信号，应用周期法进行测频。周期法测频的基本原理是：应用标准频率信号统计被测信号两个相邻脉冲之间的脉冲数，然后通过脉冲数计算出被测信号的周期，再根据频率与周期之间的倒数关系计算出频率值。.vs.直接测频法原理框图周期法频率计原理框图FxFs周期法频率计测频结果分析要求测频误差不大于0.01%时，周期法频率计的有效测频范围为：10mHz~10kHz。直接测频法频率计：5859Hz~100MHz,0.01%等精度频率计：45Hz~100MHz,0.01%(3)嵌入式频率计设计方案

(SOPC：SystemonProgrammable-chip)1.系统硬件设计框图7.等精度频率计的三种实现方案(1)MCU+CPLD；(2)基于FPGA,

应用IP实现；

嵌入式等精度频率计NiosII系统的总体设计方案如图所示，其中标准计数器和测频计数均定制为32位，以方便与PIO组件连接。2.NIOSII处理系统结构内嵌400MHz分频信号源，用于频率计性能测试！3.系统应用程序流程图嵌入式等精度频率计测频结果分析要求测频误差不大于0.01%时，等精度频率计的有效测频范围为：95Hz~400MHz。[片上系统设计.pdf]

[电子设计竞赛培训]为什么需要学习EDA技术？数字频率计直接测频法频率计周期法频率计等精度频率计EDA:5859Hz~100MHzCPLD/FPGA开发板1Hz~100MHz,0.01%闸门作用时间：1S40MHzEDA:10mHz~10MHz状态机设计/除法器IP(1)应用乘法IP和除法IP:45Hz~100MHz(2)应用SOPC：95Hz~400MHz8.EDA技术的概念及应用优势

EDA(ElectronicDesignAutomation,电子设计自动化)以可编程逻辑器件(ProgrammableLogicDevice,简称PLD)为实现载体、以硬件描述语言(HardwareDescriptionLanguage，简称HDL)为主要设计手段、以EDA软件为设计平台、以ASIC

(ApplicationSpecificIntegratedCircuits,专用集成电路)或者SoC

(Systemon-Chip,片上系统)为目标器件，面向电子系统设计和集成电路设计的一门新技术。◆不用动手－用软件方式设计硬件电路，从软件设计到硬件实现的转换是由EDA软件自动完成的；◆设计灵活－应用HDL描述数字电路和系统。◆设计与测试一体化－在设计过程中可以很方便进行仿真分析和在线测试，以验证设计的正确性；◆有丰富的设计资源－IP：乘法器/除法器、ROM/RAM、DSP、锁相环等；◆SOPC－使得系统体积更小、功耗更低、可靠性更高。IntelSoCFPGA:集成双核ARM/四核ARMRISC-V：基于精简指令集（RISC）原则的开源指令集架构（ISA）ex:NIOSVDE10-standard开发板1.2应用EDA技术的三个要素应用要素硬件软件语言(1)可编程逻辑器件

CPLD/FPGAPLD

EDA以可编程逻辑器件(ProgrammableLogicDevice)为实现载体、以硬件描述语言(HDL)为主要设计手段、以EDA软件为设计平台、以ASIC或者SoC为目标器件，面向电子系统设计和集成电路设计的一门新技术。HDLIDE1.可编程逻辑器件

可编程逻辑器件经历了从PROM、EPROM、E2PROM到FPLA、PAL、GAL、EPLD以及目前广泛应用的CPLD和FPGA的发展历程，在结构、工艺、功耗、规模和速度等方面都得到了重大的发展。74HC0074HC0274HC04/1474HC1074HC3274HC86------------74HC125/126CD4051/52/53------------74HC14874HC138/139CD451174HC151/15374HC283------------74HC160/16174HC190/19174HC573/57474HC595CD4060-------------74HC121/123NE555/LM555-------------ADC0809DAC0832(1)第一阶段从20世纪70年代初到70年代中期，主要有PROM、EPROM和E2PROM三类。这些器件结构简单、规模小，主要作为存储器件(Memory)使用，只能够实现一些简单的组合逻辑电路。EPROM存储单元:浮栅MOS管E2PROM存储单元:FlotoxMOS管PROM有Fuse:1无Fuse:0(2)

第二阶段从20世纪70年代中期到80年代中期，出现了PAL和GAL器件。这类器件内部由“与-或阵列”组成，同时又集成了少量的触发器，能够实现较为复杂的功能电路，并正式命名为PLD。(3)第三阶段从20世纪80年代中期到90年代末期，Altera公司和Xilinx公司分别推出了CPLD

(ComplexPLD,复杂可编程逻辑器件)和FPGA

(FieldProgrammableGateArray,现场可编程门阵列)。其中FPGA具有结构灵活、集成度高等优点，成为产品原型设计的首选。(4)第四阶段从20世纪90年代末至今，随着半导体制造工艺达到了纳米级，可编程逻辑器件的密度越来越大，出现百万门至上千万门的FPGA。

目前，许多FPGA产品系列内嵌了硬件乘法器、硬核处理器和Gbits差分串行接口等，超越了ASIC的规模和性能，同时也超越了传统意义上FPGA的概念，不仅能够支持软硬件协同设计，而且还能够实现高速与灵活性的完美结合，使可编程逻辑器件的应用范围扩展到系统级，出现了SOPC(SystemOnProgrammable-Chip,在系统可编程)技术。

乘积项结构的PLD一般采用熔丝、E2PROM或者Flash等ROM工艺制造的，加电后就能工作，断电后信息也不会丢失。另外，由于乘积项结构的PLD采用结构规整的与-或阵列结构，从输入到输出的传输延迟时间是可预期的，因此不易产生竞争-冒险，常用于接口电路设计中。LB：logicblockIOB:input/outputblockProgrammableinterconnect

FPGA的内部不再是由“与阵列”和“或阵列”构成，其基本逻辑单元称为查找表(Look-Up-Table,简称LUT)，用户通过配置查找表对其逻辑功能进行定义。基于查找表实现逻辑电路的原理是：

任意n变量逻辑函数共有2n个取值组合，如果将n变量逻辑函数的函数值预先存放在一个2n×1位的RAM中，然后根据输入变量的取值组合查找RAM中相应存储单元中的函数值，就可以实现任意n变量逻辑函数。用户通过配置FPGA查找表中RAM的数据，就可以用相同的电路结构实现不同的逻辑函数。

4变量LUT的基本公式为

Y=D0m0+D1m1+D2m2+D3m3+.....+D14m14+D15m15其中m0,...,m15为4变量逻辑函数的全部最小项。

(1)要实现三变量逻辑函数

Y1=AB'+A'B+BC'+B'C时，由于Y1可表示为

Y1=m1+m2+m3+m4+m5+m6因此将16×1位的RAM中的数据配置成“0111_1110_0000_0000”即可。

(2)若要实现四变量逻辑函数

Y2=A'B'C'D+A'BD'+ACD+AB'时，由于Y2可表示为

Y2=m1+m4+m6+m8+m9+m10+m11+m15因此，将16×1位的存储器中的数据配置成“0100_1010_1111_0001”即可。LUT中的配置数据为:“0000_0000_0000_0001”。FPGA内部互连网络FPGA内部包含以下三种基本资源：(1)可编程逻辑阵列块(LB);(2)可编程输入/输出块(IOB/IOE);(3)可编程内部互连网络。

但是，由于FPGA基于查找表、采用“滚雪球”的方式实现逻辑函数，因此对于多输入-多输出的逻辑电路，从输入到输出的传输延迟时间是不可预期的，所以基于FPGA实现的数字系统时容易产生竞争-冒险现象，设计时尽量采用同步时序电路以避免竞争-冒险。

由于LUT占用芯片的面积很小，因此FPGA具有很高的集成度，目前单芯片FPGA的规模从几十万门到上千万门。

同时，基于LUT结构的FPGA比基于“与-或阵列”结构的CPLD具有更高的资源利用率，所以特别适合于实现大规模和超大规模数字系统。

FPGA作为ASIC领域中的一种半定制电路出现的，既克服了ASIC的不足，又克服了“与-或阵列”结构PLD资源利用率低的缺点。FPGA将ASIC集成度高和可编程逻辑器件使用灵活、重构方便的优点结合在一起，特别适合于产品原型设计或者小批量产品研发。3.Intel可编程逻辑器件Cyclone/Arria/Stratix/AgilexFPGAMAXII/V/10CPLDCyclone/CycloneII/III/IV/V/10

Intel公司还提供了EPCS系列串行Flash存储器，用于固化FPGA的配置信息，因此，习惯上称为EPCS配置器件。CycloneIV系列FPGAEP4CE115F29C7N(BGA780)LUT:RAMEPCS:ROM

MAX系列是业界突破性的、基于查找表结构的低成本CPLD。

MAX系列CPLD用于替代由FPGA、ASSP和标准逻辑器件所实现的多种应用，适合于接口桥接、电平转换、I/O扩展和模拟I/O管理等应用场合。(2)MAX系列CPLDMAXII/V/10CPLD应用要素硬件软件语言SystemVerilogSystemC硬件描述语言(1)VerilogHDL(2)VHDLHDL2.硬件描述语言

EDA以可编程逻辑器件(PLD)为实现载体、以硬件描述语言(HardwareDescriptionLanguage)为主要设计手段、以EDA软件为设计平台、以ASIC或者SoC为目标器件，面向电子系统设计和集成电路设计的一门新技术。

硬件描述语言(HardwareDescriptionLanguage,简称为HDL)是用形式化方法来描述数字电路行为或者结构的计算机语言。在数字电路中:(1)行为：组合逻辑电路-真值表函数表达式

时序逻辑电路-状态转换图-状态机描述(2)结构：原理图常用的硬件描述语言：1.VerilogHDL;

2.VHDL;

3.SystemVerilog；

4.SystemC。VerilogHDL和VHDL共同的特点：（1）能够形式化抽象地描述电路的行为和结构；（2）支持层次化描述；（3）借用高级语言来描述电路的行为；（4）具有电路仿真与验证机制以测试设计的正确性；（5）支持电路描述由高层次到低层次的综合转换；（6）硬件描述和实现工艺无关；（7）便于文档管理；（8）易于理解和重用。VerilogHDL和VHDL也有各自的特点：(2)VerilogHDL是易学易用，具有广泛的设计群体。(1)VerilogHDL语法相对自由，而VHDL基于ADA语言开发，语法严谨；moduleMUX4to1(d0,d1,d2,d3,a,y);inputwired0,d1,d2,d3;inputwire[1:0]a;outputregy;

always@(d0,d1,d2,d3,a)case(a)2'b00:y=d0;2'b01:y=d1;2'b10:y=d2;2:b11:y=d3;default:y=d0;endcaseendmoduleLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX4to1ISPORT(d0,d1,d2,d3：INSTD_LOGIC;a:INSTD_LOGIC_VECTOR

(1DOWNTO0);y:OUTSTD_LOGIC);ENDENTITYMUX4to1;ARCHITECTUREbehaveofMUX4to1ISBEGINPOCESS(a)BEGINCASE(a)ISWHEN"00"=>Y<=d0;WHEN"01"=>Y<=d1;WHEN"10"=>Y<=d2;WHEN"11"=>Y<=d3;WHENOTHERs=>NULL;ENDCASE;ENDPROCESS;ENDbehave;

(3)VerilogHDL在系统级描述方面比VHDL略差一些，而在门级、开关级电路描述方面强得多。但是，随着SystemVerilog产生和发展，VerilogHDL在系统级描述方面的能力大大增强。SystemVerilog在VerilogHDL的基础上，进一步扩展了VerilogHDL语言的功能，提高了Verilog的抽象建模的能力。SystemVerilog的另一个显著特点是能够和芯片验证方法学结合在一起，作为实现方法学的一种语言工具，大大增强模块复用性、提高芯片开发效率，缩短开发周期。1995年，IEEE发布了IEEEStd1364TM-1995（简称Verilog-1995）标准。2001年，IEEE对Verilog-1995进行了修正和扩展，发布了IEEEStd1364TM-2001（简称Verilog-2001）标准。应用要素硬件软件语言集成开发环境(IDE)：QuartusII/Prime仿真软件：Modelsim综合软件：synplifyproEDASoftware3.EDA软件

Intel公司的集成开发环境有原Altera公司早期的MAX+plusII和目前广泛使用的QuartusII/Prime。

集成开发环境（IntegratedDevelopmentEnvironment，简称IDE）是可编程逻辑器件厂商，如Intel、Xilinx、Lattice和Actel等，针对自己公司的器件提供的集成开发环境，支持从设计输入，编译、综合与适配，以及编程与配置等开发流程的全部工作。Quartus13.0：cycloneI~IV,MAXQuartus13.1：cycloneI~IV,MAXQuartusPrime181：cycloneIV,MAX

Xilinx公司的集成开发环境有广泛使用的ISE和支持“AllProgrammable”概念的新版软件Vivado。

Intel公司的QuartusII10.0及以上/Prime集成开发环境中，均调用Modelsim等仿真软件进行仿真分析。(2)仿真软件

仿真软件用于对HDL设计进行仿真测试，以检查逻辑设计的正确性，包括布局布线前的功能仿真和布局布线后的、包含了门延时和布线延时等信息的时序仿真。目前广泛应用的仿真软件有Mentor公司的Modelsim和Aldec公司的Active-HDL等。ModelSim

SE（SystemEdition）ModelSim

DE（DeluxeEdition）ModelSim

PE（PersonalEdition）

ModelSim

SE为最高版本，支持Windows、Unix和Linux平台。

MentorTechnology公司还专门为Intel和Xilinx等公司提供了OEM

(OriginalEquipmentManufacturer)版ModelSim，包含相应公司产品的库文件。因此，应用OEM版ModelSim时不需要编译库文件了，但OEM版Modelsim的性能低于SE/DE/PE版软件。

目前，业界流行的FPGA综合工具有Synplicity公司(已经被Synopsys公司收购)的SynplifyPro以及Altera公司的QuartusII/Prime和Xilinx公司的XST，ASIC综合工具有Synopsys公司的DesignCompilerII和Candence公司的RTLCompiler。

综合工具用于将HDL或者其