《电工电子技术》-第八章

8.1集成触发器

触发器是数字逻辑电路的基本单元电路，它有2个稳态输出(双稳态触发器)，具有记忆功能，可用于存储二进制数据和记忆信息等。从结构上来看，触发器由逻辑门电路组成，有1个或几个输入端，2个互补输出端，通常标记为Q和。触发器的输出有2种状态，即0态(Q=0,=1)和1态(Q=1,=0)。触发器的这两种状态都为相对稳定状态，只有在一定的外加信号触发作用下，才可从一种稳态转变到另一种稳态。触发器的种类很多，可按以下几种方式进行大致分类:①根据是否有时钟脉冲输入端，可将触发器分为基本触发器和钟控触发器等。下一页返回8.1集成触发器②根据逻辑功能的不同，可将触发器分为RS触发器、D触发器、JK触发器、T触发器和T‘触发器等。③根据电路结构的不同，可将触发器分为基本触发器、同步触发器、主从触发器和边沿触发器等。④根据触发方式的不同，可将触发器分为电平触发器、主从触发器和边沿触发器等。触发器的逻辑功能可用功能表(特性表)、特性方程、状态图(状态转换图)和时序图(时序波形图)来描述。上一页下一页返回8.1集成触发器8.1.1基本RS触发器1.电路组成基本RS触发器如图8-1所示。

2.逻辑功能

(1)==1

因为端和端分别是与非门G1和G2的2个输入端，若二者均为1，则2个与非门的状态只能取决于对应的交叉藕合输出端的状态。

(2)=1,=0=0使G2门输出Q=1，而=1与Q=1与非使G，门输出Q=0，这时触发器被置为0态。上一页下一页返回8.1集成触发器(3)=1，=0=0使G，门输出Q=1，而=1与Q=1与非使G2门输出=0，这时触发器被置为1态。可见，在端加有效输入信号(低电平0)，触发器为0态;在端加有效输入信号(低电平0)，触发器为1态。所以端被称为置0端，端被称为置1端。

(4)=0，S=0

若端和端同时为0，则此时因两个与非门都是低电平输入而使Q端和Q端同时为1,这对于触发器来说是一种不正常状态。首先，它不符合触发器两输出端互补的规定;更重要的是，此后如果和又同时为1，则新状态会由于两个门延迟时间的不同和当时所受外界干扰不同等因素而无法判定，即会出现不定状态。这是不允许的，应尽量避免。基本RS触发器与同步RS触发器的功能表见表8-1，表8-2。上一页下一页返回8.1集成触发器8.1.2同步触发器

1.同步RS触发器

(1)基本结构同步RS触发器如图8-2所示。

(2)特性方程触发器的特性方程，是指触发器输出状态的次态Qn+1与现态Qn及输入之间的逻辑关系表达式。触发器现态Qn既是触发器现在的输出状态，又同时与输入信号共同决定着触发器的下一个输出状态:次态Qn+1

。所以，特性方程实际上是以触发器的输入及现态作变量，输出次态为函数的逻辑方程。由逻辑图可得到同步RS触发器的特性方程如下:上一页下一页返回8.1集成触发器 (8.1) RS=0（约束条件） (8.2)

因为R和s不能同时为1(否则出现不定状态)，所以在特性方程中应加人约束条件，可得RS触发器特性方程为

(3)时序图时序图是根据触发器的功能做出的，具体规律是:首先看CP脉冲，以决定触发器口端的变化时刻，只有在CP=1时Q端才有可能发生变化;其次再看触发器输入(RS)以决定口的具体变化状态。如图8-3中，在第一个脉冲作用时(CP=1)，触发器输入S=R=O,可知触发器此时处于保持状态，故口不变化。在第二个脉冲作用时，触发器输入S=1,R=0，处于置1状态，故Q=1。上一页下一页返回8.1集成触发器以此类推，值得注意的是，在第七个脉冲作用时，S和R均变化了2次，故Q也跟随变化2次，即先置1又置0。像这样在一个CP期间触发器翻转2次或2次以上的情况，称为触发器发生了空翻，这在实际使用中是需要禁止的，这也是这种同步触发器所存在的问题。由前面分析可知，当R=S=1时，RS触发器存在着不定状态，这在实际伸用中非常不方便。2.同步D触发器同步D触发器的逻辑图与逻辑符号如图8-4所示。令D=S=R,可得D触发器特性方程为

Qn+1=D (8.3)

因为S=R(S≠R)，所以原RS触发器的不定状态自然也就不存在了。D触发器的功能见表8-3。上一页下一页返回8.1集成触发器3.同步JK触发器JK触发器有2个输入控制端J和K，也可从RS触发器演变而来。将RS触发器输出交叉引回到输入，使,R=KQn便可得到同步JK触发器，如图8-5所示。同样将、R=KQn带入RS触发器特性方程中，可得JK触发器特性方程为

(8.4)JK触发器的功能见表8-4。上一页下一页返回8.1集成触发器8.1.3集成触发器

1.维持阻塞D触发器维持阻塞D触发器的逻辑图和逻辑符号如图8-6所示。该触发器由6个与非门组成，其中，G1和G2构成基本RS触发器，通过和端可进行直接复位和置位操作。G3、G4、G5和G6构成维持阻塞结构，确保触发器仅在CP脉冲由低电平上跳到高电平这一上升沿时刻接收信号产生翻转。因此，在一个CP脉冲作用下，触发器只能翻转一次，不能空翻。

图中“>”为动态输入，它表示用时钟CP上升沿触发，所以维持阻塞D触发器又称为边沿D触发器。它的功能与同步D触发器相同。上一页下一页返回8.1集成触发器2.负边沿JK触发器负边沿JK触发器的逻辑图与逻辑符号如图8-7所示。8.1.4集成触发器使用的特殊问题

1.异步置位和复位集成触发器一般均可进行直接置位和复位操作，它们是独立于时钟脉冲的异步操作。因为触发器的电路结构与前述基本RS触发器相似，所以存在着不定状态，在使用中应尽量避免。上一页下一页返回8.1集成触发器

2.最高时钟频率fmax

手册中所给的fmax为CP时钟脉冲的最高工作频率。在实际使用时为保证触发器可靠工作，所用CP脉冲频率f一定要小于fmax

。

3.建立时间tset和保持时间th

触发器的状态转换是由CP脉冲与触发输入共同作用完成的。为使触发器实现可靠的状态转换，CP脉冲与触发输入必须有很好的时间配合。以D触发器为例，其CP脉冲与触发输入的时序关系如图8-8所示。上一页下一页返回8.1集成触发器建立时间tset:触发输入D的建立必须比CP脉冲上升沿提前一段时间，这段时间的最小值为建立时间tset

。保持时间th触发输入D的消失必须比CP脉冲上升沿滞后一段时间，这段时间的最小值为保持时间th。

8.1.5T触发器和T‘触发器

T触发器可看成是JK触发器在J=K条件下的特例，它只有一个控制输入端T端。图8-9所示是T触发器的逻辑图，表8-5是其功能表。上一页下一页返回8.1集成触发器T触发器的特性方程为

(8.5)如果将T触发器的T端接高电平，则成为T'触发器。它的逻辑功能为次态是现态的反。T'触发器的特性方程为

(8.6)上一页下一页返回8.1集成触发器8.1.6触发器的应用

1.组成分频电路在时钟脉冲的作用下，T’触发器具有翻转功能。因此，可用来组成分频电路。如图8-10所示为一个二分频电路。如图8-11所示为石英手表中的秒脉冲产生电路。

2.第一信号鉴别电路如图8-12所示为由4个JK触发器组成的第一信号鉴别电路，用以判别S0~S3送入的4个信号中，哪一个信号最先到达。该电路又称作抢答器。上一页返回8.2计数器和寄存器8.2.1计数器用以统计输入计数脉冲CP个数的电路，称作计数器。它主要由触发器构成。计数器是数字系统中应用场合最多的时序电路，它不仅具有计数功能，还可以用于定时、分频、产生序列脉冲等。计数器的主要分类。①按计数进制分:二进制计数器、十进制计数器、任意进制计数器。②按计数增减分:加法计数器、减法计数器、加/减计数器(可逆计数器)。下一页返回8.2计数器和寄存器③按计数器中触发器翻转是否同步分:异步计数器、同步计数器。

1.二进制计数器数字系统是以二进制为计数体制的，以二进制规律计数是计数器的基本电路。触发器有两种输出状态，与二进制的0和1相对应，可作为计数器的基本单元电路。将多个触发器级联，便可构成简单的二进制计数器，如图8-13所示。三位二进制计数器功能表见表8-6。上一页下一页返回8.2计数器和寄存器对上述计数器，由于各触发器的翻转不是受同一个CP脉冲控制的，故称为异步计数器。有时为使计数器按一定规律进行计数，各触发器的数据输入端还要输入一定的控制信号。异步计数器的电路简单，对计数脉冲CP的负载能力要求低，但因逐级延时，工作速度较低，并且反馈和译码较为困难。同步计数器各触发器在同一个CP脉冲作用下同时翻转，工作速度较高，但控制电路复杂。CP作用于计数器的全部触发器，所以CP的负载较重。

2.N进制计数器除了二进制计数器之外，数字系统还需用其他进制的计数器，如十进制等。如何用仅有两种状态的触发器形成N进制计数器呢?前面讨论二进制计数器时我们提到，如将3位二进制计数器看成是1位，以最高位(Q2)输出，则它就是1位八进制计数器，它有从000到111八个状态，逢8进1。上一页下一页返回8.2计数器和寄存器

3.集成计数器

(1)集成异步计数器CT74LS290

下面以二一五一十进制异步计数器(74LS290)为例介绍。74IS290也称集成十进制异步计数器，如图8-14所示。由4个负边沿JK触发器组成，2个与非门作置0和置9控制门。其中，S91和S92称为直接置9端，R01和R02称为直接置0端，CP0和CP1为计数脉冲输入端，Q3Q2Q1Q0为输出端。

74LS290内部分为二进制和五进制计数器两个独立的部分。其中二进制计数器从CP0输入计数脉冲，从Q0端输出;五进制计数器从CP1输入计数脉冲，从Q3Q2Q1端输出，如图8-14所示。这两部分既可单独使用，也可连接起来使用构成十进制计数器，所以称“二一五一十进制计数器”，其功能见表8-7。上一页下一页返回8.2计数器和寄存器

集成异步计数器CT74LS16如图8-15所示。异步清零:当R01和R02全为高电平，S91和S92中至少有一个低电平时，不论其他输入状态如何，计数器输出Q3Q2Q1Q0=0000，故又称异步清零功能或复位功能。异步置9:当S91和S92全为高电平时，不论其他输入状态如何，Q3Q2Q1Q0=1001，故又称异步置9功能。计数功能:当R01和R02及S91和S92不全为1时，输入计数脉冲CP时开始计数。二进制和五进制计数:当由CP0输入计数脉冲CP时，Q0为CP0的二进制计数输出;当由CP1输入计数脉冲CP时，口3为CP1的五进制计数输出。上一页下一页返回8.2计数器和寄存器十进制计数:若将Q0与CP1连接，计数脉冲CP由CP0输入，则先进行二进制计数，再进行五进制计数，这样即组成标准的8421码十进制计数器，这种计数方式最为常用;若将Q3与CP0连接，计数脉冲CP由CP1输入，则先进行五进制计数，再进行二进制计数，即组成5421码十进制计数器。

(2)集成同步计数器异步清零:当RD=0时，无论其他输入端如何，均可实现4个触发器全部清零。清零后，RD端应接高电平，以不妨碍计数器正常计数工作。上一页下一页返回8.2计数器和寄存器同步并行置数:74161具有并行输入数据功能，这项功能是由LD端控制的。当LD=0时，在CP上升沿的作用下，4个触发器同时接收并行数据输入信号，使QDQCQBQA=DC-BA，计数器置人初始数值，此项操作必须有CP上升沿配合，并与CP上升沿同步，所以称为同步置数功能。

同步二进制加法计数:在状态下，若计数控制端EP=ET=1，则在CP上升沿的作用下，计数器实现同步4位二进制加法计数。若初始状态为0000，则在此基础上加法计数到1111状态;若已置数DCBA，则在置数基础上加法计数到1111状态。保持:在状态下，若EP与ET中有一个为0，则计数器处于保持状态。上一页下一页返回8.2计数器和寄存器此外，74161有超前进位功能。其进位输出端RCO=ETQAQBQCQD，即当计数器状态达到最高1111，并且计数控制端ET=1时，RCO=1，发出进位信号。综上所述，74161是有异步清零、同步置数4位同步二进制计数器。集成同步计数器芯片名称及功能见表8-8，其中74LS160-74LS163逻辑功能详见表8-9、表8-10、表8-11、表8-12。

(3)用集成计数器构成N进制计数器集成计数器除了可实现本身的进制计数之外，还可利用其清零、置数等使能端进行扩展使用，用以实现成品计数器所没有的其他N进制计数器。①实现模小于本身进制的计数器。如需要的计数器进制数小于现有成品计数器，则可选择单片集成计数器，采用反馈归零法和反馈置数法实现。上一页下一页返回8.2计数器和寄存器

②扩展成任意进制的计数器。如果所需要的计数器的进制数大于现有成品计数器，则可通过多片集成计数器扩展实现。8.2.2寄存器

1.数码寄存器在数字系统中，用以暂存数码的数字部件称为数码寄存器。由前面讨论的触发器可知，触发器具有两种稳态，可分别代表0和1，所以一个触发器便可存放1位二进制数，用多个触发器便可组成多位二进制寄存器。现以集成4位数码寄存器74LS175为例来介绍数码寄存器的电路结构和逻辑功能。上一页下一页返回8.2计数器和寄存器数码寄存器74LS175(如图8-16所示)由4个D触发器组成，2个非门分别作清零和寄存数码控制门。1D~4D是4个数据输入端，1Q~4Q是数据输出端，1Q~4Q是反码输出端。74LS175的功能表见表8-13，其功能如下。

(1)异步清零在端加低电平，各触发器异步清零。清零后，应将接高电平，以不妨碍数码的寄存。

(2)并行输入数据在=1的前提下，将所要存入的数据D依次加到数据输入端，在CP脉冲上升沿的作用下，数据将被并行存入。

(3)记忆保持

=1时，若CP无上升沿(通常接低电平)，则各触发器保持原状态不变，寄存器处在记忆保持状态。上一页下一页返回8.2计数器和寄存器(4)并行输出可同时在输出端并行取出已存入的数码及它们的反码。

2.移位寄存器

(1)移位寄存器的工作原理设需存入数码为D1D2D3D4，将它们高位在前依次加在1D端，则第1个CP脉冲到来后，D4被读人第1个触发器中，即1Q=D4;而此时，1Q又作为第2个触发器2D的输入，则在第2个CP脉冲到来后，D4又进人到第2个触发器，即2Q=D4;以后，每来1个CP脉冲，数据就右移1位，当第4个CP脉冲到来后，4个数据全部进人寄存器，如图8-17所示。表8-14示出了以上移位的工作过程。上一页下一页返回8.2计数器和寄存器如将4Q接3D,3Q接2D,2Q接1D，且数码从4D串行输入，则组成了左移位寄存器。

(2)集成移位寄存器是清零端，DSL和DSR是左、右移数据输入端，S1和S0是使能控制端，ABCD是并行数据输入端，QAQBQCQD是数据输出端。具体功能如下。异步清零:在端加低电平，各触发器异步清零。清零后，应将接高电平，以不妨碍寄存器工作。保持:在=1或S1S0=00时，寄存器处于保持状态，即寄存器输出状态不变。上一页下一页返回8.2计数器和寄存器并行置数:在=1及S1S0=11时，CP上升沿可进行并行置数操作，即QAQBQCQD=abcd(输入数据)。右移:在RD=1及S1S0=01时，在CP上升沿作用下，寄存器内容依次向右移动1位，而DSR端接受输入数据。左移:在=1及S1S0=10时，在CP上升沿作用下，寄存器内容依次向左移动1位，而DSL端接受输入数据。上一页返回8.3555定时器8.3.1555定时器的电路结构与基本原理

1.555定时器的电路结构如图8-18(a)所示是双极型555定时器的原理电路，图8-18(c)是其引脚排列图。

555定时器的基本组成:由三个电阻R组成的分压器，两个电压比较器C1和C2，一个基本RS触发器，由三极管T组成的放电电路。在分析555定时器的工作原理时，应注意的关系:(1)在引脚5没与外部电源连接的情况下，电压比较器的C1基准电压是2VCC/3，电压比较器C2的基准电压是VCC/3。下一页返回8.3555定时器(2)C1的输出接基本RS触发器的端，C2的输出接基本RS触发器的端，即用两个比较器的输出去控制基本RS触发器的状态。

(3)当比较器输出UC1=1,UC2=0时，Q=1,=0,T不可能导通;当UC1=0、UC2=1时，Q=0,=1，此时T饱和导通。当UC1=UC2=1时，Q的状态保持不变。

2.555定时器工作原理及功能由3个5kΩ电阻组成的分压网络为2个电压比较器提供了2个参考电压，它们是C1的同相输入端电压uI1+=2VCC/3和CZ的反相输入端电压uI2-=VCC/3。当输入电压分别加到复位控制端TH和置位控制端TR时，它们将与uI1+和uI2-进行比较以决定电压比较器C1和C2的输出，从而确定RS触发器及放电管V的工作状态。表8-15是555定时器的功能表。上一页下一页返回8.3555定时器表中第一行为直接复位操作，在端加低电平复位信号，定时器复位，=0，放电管饱和导通。

第二行为复位操作，直接复位端=1(以下均是)，复位控制端TH>2VCC/3，置位控制端>VCC/3。分析比较器的状态可得uC1=0,UC2=1,RS触发器为0态，定时器复位，Q=0，放电管饱和导通。第三行为置位操作，复位控制端TH<2VCC/3，置位控制端TR<VCC/3。分析比较器的状态可得uC1=1,UC2=0,RS触发器为1态，定时器置位，Q=1，放电管截止。第四行为保持状态，复位控制端TH<2VCC/3，置位控制端>VCC/3。分析比较器的状态可得uC1=1,UC2=1,RS触发器状态不变，定时器的状态保持原状态。上一页下一页返回8.3555定时器用555定时器通过外接少量元件可容易地形成多谐振荡器、单稳态触发器和施密特触发器。8.3.2用555定时器组成多谐振荡器

1.电路组成用555定时器组成多谐振荡器电路如图8-19所示。R1、R2和C为外接定时元件，复位控制端与置位控制端相连并接到定时电容上，R1和R2的接点与放电端相连，控制电压端不用，通常外接0.01uF电容。上一页下一页返回8.3555定时器2.工作原理接通电源后，VCC通过R1和R2对C充电，uc上升。开始时uc<VCC/3，即复位控制端TH<2VCC/3，置位控制端<VCC/3，定时器置位，Q=1,Q=0，放电管截止。随后uc越充越高，当uc>=2VCC/3时，复位控制端TH>2VCC/3，置位控制端>VCC/3，定时器复位，Q=O,Q=1，放电管饱和导通，C通过Ra经V放电，uc下降。当uc<=VCC/3时，又回到复位控制端TH<2VCC/3，置位控制端<VCC/3，定时器又置位，Q=1，放电管截止，C停止放电而重新充电。如此反复，形成振荡波形如图8-20所示。上一页下一页返回8.3555定时器图中tW1是充电时间，tW2是放电时间，可用下列式估算:多谐振荡器的振荡周期T为T=tW1+Tw28.3.3用555定时器组成单稳态触发器1.电路组成555组成单稳态触发器如图8-21所示。上一页下一页返回8.3555定时器

2.工作原理波形如图8-22所示。静态时，触发输入ui为高电平，VCC通过R对C充电，uc上升。当uc>=2VCC/3时，复位控制端TH>VCC/3，而u，高电平使置位控制端>VCC/3，定时器复位，Q=0,Q=1，放电管饱和导通，C经V放电，uc迅速下降。由于uI高电平使TR>VCC/3，因此即使uc<=2VCC/3，定时器仍保持复位，Q=0,Q=1，放电管始终饱和导通，C可以将电放完，，电路处于稳态。

当触发输入uI为低电平时，置位控制端<VCC/3，而此时又使复位控制端TH<2VCC/3，则定时器置位，Q=1,Q=0，放电管截止，电路进人暂稳态。之后，VCC通过R对C充电，uc上升。当uc>=2VCC/3时，复位控制端TH>2VCC/3，而此时uI已完成触发回到高电平使置位控制端>VCC/3，定时器又复位，Q=0，放电管又导通，电路回到稳态。C经V再放电，电路恢复结束。上一页下一页返回8.3555定时器

此单稳态电路的暂稳态时间可按下式估算:。此电路要求输入触发脉冲宽度要小于tW，并且必须等电路恢复后方可再次触发，所以为不可重复触发电路。8.3.4用555定时器组成施密特触发器施密特触发器是一种脉冲号变换电路，用来实现整形和鉴波。它可以将符合特定条件的输入信号变为对应的矩形波，这个特定条件是:输入信号的最大幅度Umax要大于施密特触发器中S55定时器的参考电压。上一页下一页返回8.3555定时器1.电路组成由555定时器构成的施密特触发器如图8-23所示，定时器外接直流电源和地;高电平触发端TH和低电平触发端TR直接连接，作为信号输入端;外部复位端接直流电源UCC(即接高电平)，控制端S通过滤波电容接地。

设输入为正弦波电压信号，如图8-24所示。由电路可知，当输入uI<VCC/3时，定时器置位，输出u0为高电平;当输入uI>2VCC/3时，定时器复位，输出u0为低电平。可以看出，此电路的正、负向阂值电压分别为

UT+=2VCC/3 UT-=VCC/3回差电压为U,,=UT+-UT-=VCC/3。上一页返回8.4应用举例

1.多功能数字钟的设计与制作

(1)设计要求①设计与制作多功能数字电子钟，其技术指标如下:

能直接显示“时”、“分”、“秒”十进制数字。②走时精度高于普通机械钟(误差不超过1s/d)，具有校时功能，可分别对“时”、“分”、“秒”进行单独校时。③计时过程具有整点自动报时功能，要求报时声响为四低一高，最后一响为整点。下一页返回8.4应用举例(2)基本原理数字钟实际上是一个对标准频率(1Hz)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路。同时标准的1Hz时间信号必须做到准确稳定，通常由石英晶体振荡器电路构成。

(3)系统框图一个用来计“时”、“分”、“秒”的数字钟，主要由8个部分组成，其整机电路框图如图8-25所示。

①振荡器。主要用来产生频率稳定的时间标准信号，以保证数字钟的走时准确及稳定。要产生稳定的时标信号，一般采用石英晶体振荡器。上一页下一页返回8.4应用举例②分频器。振荡器产生的时标信号通常频率很高，为了得到1Hz的秒信号，需要对振荡器的输出信号进行分频。分频器的级数和每级的分频次数要根据时标频率来定。③计数器。“秒”、“分”、“时”分别为六十、六十、二十四进制的计数器。④译码显示电路。⑤校时电路。⑥整点报时电路。

(4)实际电路①确定石英晶体振荡电路。振荡器是数字钟的心脏。它的频率和稳定性直接影响表的精度。上一页下一页返回8.4应用举例②多级分频电路。100kHz的时标信号，不能直接用来计时，需要将它变成周期为1s的脉冲信号，即“秒”信号。故需对时标信号进行105次分频，这里用五级I‘分频来实现，采用五片0180同步十进制加法计数器组成。③计数器电路。有了“秒”脉冲信号，要计算出“秒”、“分”、“时”的时间，只要按不同单位累加计数就可以了。④译码显示电路。译码电路的功能是将“秒”、“分”、“时”计数器C180的输出信号译成七段数码管显示要求的电信号，再经数码管或其他驱动显示电路，将相应的数字显示出来。⑤校时电路。上一页下一页返回8.4应用举例⑥整点报时电路。电路如图8-26所示，其中包括控制门电路和音响电路。控制门电路:根据要求，电路应在整点前10秒钟内开始报时，即当时间在59分50秒到59分59秒期间时，报时电路产生报时控制信号。音响电路:采用射极跟随器，推动喇叭发声。三极管基极串联1kΩ限流电阻，是为了防止电流过大烧坏喇叭。三极管选用3DG12。报时所需的1kHz和500Hz音频分别取自于前面的多级分频电路。

(5)安装与调试根据先局部后整机的原则，本系统可划分为几个功能块，沿着信号的流向，分级调试。上一页下一页返回8.4应用举例①首先安装调试100kHz信号电路，调节微调电容C1，使之产生100kHz矩形脉冲。②在100kHz信号分频器各级输入端，用示波器检查C180(Q1~Q5)是否工作正常，若都正常，分频器输出即可得到“秒”信号。③将“秒”信号送入“秒”计数器，检查个位、十位是否按10s和60s进位，若均正常，可按同样方法检查“分”和“时”计数器。④显示译码电路与数码管显示电路的检测。检测显示译码器74HC4511各控制端与电源端引脚的电平，同时检测数码管各段对应引脚的电平及公共端的电平。⑤分别按下开关S1,S2和S3检查“时”、“分”、“秒”的校准。上一页下一页返回8.4应用举例⑥整点报时电路部分只要装接无误，而且元件无损坏，即可正常工作。

2.交通灯定时控制系统的设计与制作

(1)设计要求设计与制作一个交通灯定时控制系统，其技术指标如下:①主、支干道交替通行，主干道每次放行30s，支干道每次放行20s。②绿灯亮表示可通行，红灯亮表示禁止通行。③每次绿灯变红灯时，黄灯先亮5s(此时另一干道上的红灯不变)。上一页下一页返回8.4应用举例④十字路口要有数字显示，作为等候时间提示。要求主、支干道通行时间及黄灯亮的时间均以秒为单位作减计数。⑤在黄灯亮时，原红灯按1Hz的频率闪烁。⑥要求主、支干道通行时间及黄灯亮的时间均可在0~99s内任意设定。(2)系统框图根据设计任务和要求，可画出该交通灯控制系统的组成框图如图8-27所示。

①状态控制器。主要用于记录十字路口交通灯的工作状态，以实现对主、支干道车辆运行状态的控制。上一页下一页返回8.4应用举例②状态译码器。按照状态控制器所处的状态，通过状态译码器分