IC验证基础笔试试题（含详细答案解析）

IC验证基础笔试试题（含详细答案解析）考试说明：满分100分，考试时长90分钟，题型包含选择题、填空题、简答题、代码应用题，适用于应届生、初级IC验证工程师考核，侧重Verilog语法、UVM基础、验证流程、时序逻辑实操。一、单项选择题（每题3分，共15分）1.以下关于Verilog阻塞赋值（=）和非阻塞赋值（<=）的说法，正确的是（）A.时序逻辑电路推荐使用阻塞赋值B.组合逻辑电路推荐使用非阻塞赋值C.时序逻辑电路推荐使用非阻塞赋值，避免竞争冒险D.两种赋值方式可随意混用，无电路差异2.UVM验证平台中，负责产生激励、发送transaction的核心组件是（）A.driverB.monitorC.generatorD.scoreboard3.下列语句中，属于不可综合、仅用于仿真验证的语句是（）A.alwaysB.initialC.assignD.module4.建立时间（SetupTime）是指（）A.时钟信号到来前，数据需要提前稳定的最小时间B.时钟信号到来后，数据需要保持稳定的最小时间C.时钟与数据的最大延迟时间D.寄存器输出数据的稳定时间5.验证中覆盖率统计不包含以下哪种类型（）A.代码覆盖率B.功能覆盖率C.时序覆盖率D.分支覆盖率二、填空题（每空2分，共20分）1.Verilog中，__________块用于实现组合逻辑电路，__________块用于实现时序逻辑电路。2.UVM平台的核心层级结构自上而下分别是：test、__________、__________、driver/monitor。3.保持时间（HoldTime）是指__________。4.验证的核心目的是__________，确保芯片功能、时序符合设计规格。5.SystemVerilog中，__________用于随机化激励，提升验证场景覆盖率。6.断言（Assertion）分为__________断言和__________断言，用于实时检测电路行为异常。三、简答题（每题7分，共35分）1.简述阻塞赋值和非阻塞赋值的执行机制，以及工程中的使用规范。2.简述UVM验证平台中monitor、driver、scoreboard各自的核心功能及工作流程。3.什么是竞争冒险？仿真中如何规避时序逻辑的竞争问题？4.简述代码覆盖率和功能覆盖率的区别，以及两者的互补作用。5.简述IC前端验证的完整基本流程。四、代码应用题（每题15分，共30分）1.用Verilog编写一个带同步复位的D触发器，复位低有效，画出仿真逻辑并说明代码可综合性。2.用SystemVerilog简单编写一个随机激励transaction结构体，包含数据、地址、读写信号，并添加基础约束（地址0~1023，数据8位无符号）。详细答案解析一、单项选择题答案及解析1.答案：C解析：时序逻辑必须使用非阻塞赋值（<=），模拟硬件寄存器同时采样的特性，避免仿真出现竞争冒险；组合逻辑使用阻塞赋值（=），保证逻辑即时生效、输出连贯。二者严禁随意混用。2.答案：C解析：generator为激励生成器，负责随机/定向生成transaction事务；driver负责将transaction驱动到DUT端口；monitor负责采集端口信号；scoreboard负责数据比对校验。3.答案：B解析：initial语句仅在仿真初始时刻执行一次，无对应的硬件电路结构，不可综合；always、assign、module均为可综合语句，可映射为实际硬件电路。4.答案：A解析：建立时间是时钟有效沿到来前，输入数据必须稳定不变的最小时间；保持时间是时钟有效沿到来后，数据必须保持稳定的最小时间，二者是时序收敛的核心指标。5.答案：C解析：常规验证覆盖率分为代码覆盖率（行、分支、条件、翻转）和功能覆盖率，无时序覆盖率这一标准分类。二、填空题答案1.always@(*)；always@(posedgeclk/negedgerst)2.env（环境）；agent（代理器）3.时钟有效沿到来后，输入数据需要持续保持稳定的最小时间4.发现设计缺陷、BUG5.随机约束（rand/randc）6.并行（concurrent）；立即（immediate）三、简答题详细答案1.阻塞赋值与非阻塞赋值执行机制及使用规范执行机制：阻塞赋值（=）为顺序执行，当前语句执行完成后才会执行下一条语句，会阻塞后续代码执行；非阻塞赋值（<=）为并行执行，所有非阻塞语句同时计算、同时更新，不会阻塞后续代码。工程规范：组合逻辑电路（译码器、加法器、多路选择器）统一使用阻塞赋值；时序逻辑电路（触发器、寄存器、时序计数器）统一使用非阻塞赋值；同一个always块中禁止混用两种赋值方式，杜绝仿真竞争和综合歧义。2.UVM核心组件功能及工作流程（1）driver：接收generator生成的transaction，按照时序协议将信号驱动到待测设计DUT的输入端口，完成激励注入；（2）monitor：实时采集DUT输入、输出端口的信号，将采集到的信号打包为transaction，分别发送给scoreboard和覆盖率收集模块；（3）scoreboard：作为数据比对核心，存储参考模型的预期输出数据，对比monitor采集的DUT实际输出数据，判断设计是否存在功能错误，输出比对结果和报错信息。整体流程：generator生成激励→driver驱动DUT→monitor采集信号→scoreboard自动比对，完成闭环验证。3.竞争冒险及规避方法竞争冒险：仿真过程中，多条赋值语句执行顺序不确定，导致同一信号在同一时刻被多次赋值，出现仿真结果不稳定、前后不一致的现象，时序逻辑中最为常见。规避方法：时序逻辑严格使用非阻塞赋值；禁止在多个always块中对同一信号赋值；统一代码编写规范，拆分复杂逻辑，避免多源驱动；通过时序约束、延迟仿真优化时序竞争问题。4.代码覆盖率与功能覆盖率的区别及互补作用区别：代码覆盖率面向代码本身，统计代码行、分支、条件是否被仿真执行，衡量代码的遍历程度；功能覆盖率面向设计需求，统计规格定义的功能场景、边界条件、异常场景是否被覆盖，衡量设计功能的验证完备性。互补作用：代码覆盖率可以发现未被执行的冗余、死代码，排查仿真激励不足的问题；功能覆盖率可以发现代码覆盖充足但功能场景缺失的问题，避免“跑满代码、漏测功能”的情况，二者结合可全面量化验证完备性。5.IC前端验证完整基本流程（1）需求梳理：研读设计规格文档，拆解功能点、边界条件、异常场景，制定验证计划；（2）测试点分解：细化所有可测功能点、时序场景、异常用例；（3）验证平台搭建：基于UVM搭建标准化验证环境，包含激励、采集、比对、覆盖率模块；（4）测试用例开发：编写定向用例、随机约束用例，覆盖正常、边界、异常场景；（5）仿真调试：运行仿真，定位、复现、提交设计BUG，协助设计人员修复；（6）覆盖率收敛：迭代优化激励，补齐代码覆盖率、功能覆盖率缺口；（7）回归测试与收尾：批量回归所有用例，确保修复无次生问题，输出验证报告。四、代码应用题详细答案1.同步低复位D触发器代码及解析verilog

//同步低电平复位D触发器

modulesync_rst_dff(

inputwireclk,

inputwirerst_n,//同步低有效复位

inputwired,

outputregq

);

//时序逻辑，同步复位，仅时钟沿触发复位逻辑

always@(posedgeclk)begin

if(!rst_n)begin

q<=1'b0;//复位输出清零

endelsebegin

q<=d;//正常采样输入数据

end

end

endmodule代码解析：1.复位信号仅在时钟上升沿生效，属于同步复位，符合常规时序设计规范，可综合；2.时序逻辑使用非阻塞赋值，无竞争冒险，仿真结果稳定；3.仿真逻辑：复位有效时，无论d信号状态，q输出0；复位无效时，每个时钟上升沿采样d信号输出。2.SystemVerilog随机激励Transaction代码（带约束）systemverilog

//自定义读写事务结构体

classbus_transactionextendsuvm_sequence_item;

`uvm_object_utils(bus_transaction)

//定义信号：地址、8位数据、读写控制信号

randbit[9:0]addr;//地址位宽10位，对应0~1023

randbit[7:0]data;//8位无符号数据

randbitwr_en;//1写0读

//地址约束：0~1023

constraintaddr_range_c{addr>=10'd0;addr<=10'd1023;}

//构造函数

functionnew(s