模拟集成电路设计 课件 第2章 模拟集成电路器件

模拟集成电路设计第二章模拟集成电路器件一、引言二、MOS器件三、芯片制造的前后道工艺四、其他有源器件五、无源器件六、PVT变化及失配一、引言现代集成电路设计基于场效应晶体管（FET），其核心原理是以输入端电场控制输出电流。FET分为结型（JFET）和绝缘栅型（IGFET）两类：JFET利用反偏PN结耗尽层宽度变化控制沟道宽度，IGFET利用电场控制半导体表面沟道的形成与电导。IGFET（尤其MOSFET）能同时满足模拟与数字电路需求，应用更广。本章以MOSFET为重点，介绍其电学特性与器件模型，同时涵盖二极管、BJT、电阻、电容、电感的电学特性及片上结构，并讲解PVT变化与失配对电路设计的影响。二、MOS器件2.1电学特性基本结构及符号NMOS制作在P型衬底上，两个重掺杂N+区形成源极（S）和漏极（D），二者结构对称无本质区别——N沟道中源极为电压较低端，P沟道中源极为电压较高端。栅极（G）由重掺杂多晶硅构成，经SiO₂氧化层与衬底隔离，仅通过电场耦合影响沟道。关键尺寸：栅长L（源漏方向）、栅宽W（垂直方向）。所有NMOS共用P型衬底，N+有源区与P衬底间存在寄生二极管，因此NMOS体端必须接芯片最低电位（通常接地），防止体二极管导通。结构图和剖面图CMOS工艺中，P衬底上引入N阱，PMOS的源极和漏极（P+重掺杂）做在N阱内。N阱与P+有源区形成寄生二极管，N阱通常接最高电位。但PMOS不共用同一N阱，N阱电位不必是电路最高电位，具有一定灵活性。NMOS和PMOS的剖面图若需NMOS体端不接最低电位，可采用深N阱NMOS——深N阱将NMOS所在的P阱与P衬底隔离开来。代价是器件面积较大，且深N阱需额外掩模版，增加制造成本。MOSFET常用符号有三组，本书采用下图(c)所示符号。深N阱NMOS器件剖面图和MOSFET器件三组常用符号I-V特性下面以NMOS为例进行介绍，栅极通过控制栅压来控制器件的开关与导电性。VG=0时，电荷分布平衡，NMOS关断。VG逐渐增大，正电场排斥P衬底中的空穴，形成无自由载流子的耗尽层，NMOS仍关断。VG继续增大，少数载流子（电子）被吸引至氧化层-衬底界面形成反型层；当VG足够大，栅下半导体表面进入强反型，电子积累形成源漏之间的导电沟道，NMOS导通。恰好形成强反型层的VG即为阈值电压。VG进一步增大，沟道电荷密度增加，源漏电流增大。综上，MOSFET是电压控制型器件，可等效为压控电流源。NMOS不同栅压下的沟道示意图阈值电压VT由四部分决定：多晶硅栅与硅衬底的功函数差（ΦMS）、费米电动势（ΦF，与衬底掺杂浓度有关）、耗尽层电荷密度（Qdep）、单位面积栅氧化层电容（Cox）。根据偏置电压的大小，NMOS工作在四个不同的区域，分别为截止区、亚阈值区、线性区和饱和区。（1）截止区：0<VGS

<VT，未形成反型层，源漏之间无自由载流子，ID=0。（2）亚阈值区：VGS

≈

VT，半导体表面出现弱反型——表面少数载流子浓度大于等于表面多数载流子浓度，但仍远小于体内多数载流子浓度。弱反型层中电子浓度很小，但沿沟道方向浓度梯度很大，因此漂移电流极小，扩散电流占绝对主导。亚阈值电流与VGS成指数关系，含非理想因子η（1~2），热电压VT=kT/q，常温约26mV。扩散电流方程：亚阈值区电流公式：（3）线性区：VGS>VT且VDS<VGS-VT，整个沟道内均存在反型电荷。该区域也称为三极管区或欧姆区。沟道示意图如右图所示，考虑该简化的二维模型，沟道中电荷浓度与位置x的关系为：工作在线性区的NMOS沟道示意图以电场造成的漂移电流占主导。根据I=Q/t以及v=-μnE，可以得到沟道电流为：根据上述式子可以得到电流表达式为：将该式的电流在0到沟道长度L上积分，可以得到最终的线性区电流表达式：当VDS<<VGS-VT时，MOS处于深线性区，可推得电流表达式和线性电阻表达式为：（4）饱和区：VDS继续增大至VDS>VGS−VT时，靠近漏极的反型层消失，沟道被夹断。电子到达夹断点即被耗尽层强电场扫入漏极。VDS增加的部分全部降在耗尽层上，沟道两端电压保持不变，ID近似恒定。过驱动电压：VD(sat)

=VGS−VT，即进入饱和区的边界。饱和区电流：线性区电流公式中积分上限改为VGS

−VT，即得饱和区ID。MOSFET的I-V特性曲线下图展示了MOSFET的ID与VGS、VDS的关系，图（a）为转移曲线，图（b）为IV曲线。二级效应NMOS不同栅压下的沟道示意图体效应（衬偏效应）指衬底电位对晶体管特性的影响，具体表现为影响阈值电压，进而影响器件导通与关断。为保证体二极管不导通，NMOS衬底接最低电位、PMOS衬底接最高电位，这导致衬底与源极电位可能不同。当VSB>0时，沟道表面耗尽层变宽（对比零偏置），形成反型层所需电压升高，阈值电压增大。考虑体效应后，阈值电压公式如下所示，其中VT,0为零衬偏时的阈值电压，γ为体效应系数，VSB为源-衬底电势差。沟道长度调制效应：VDS进一步增大，夹断点向源极移动，有效沟道长度Leff减小（如下左图所示）。沟道等效电阻减小，而沟道两端电压不变，导致沟道电流增加。令ΔL=L−Leff，ΔL/L=λVDS，λ为沟道调制系数，λ=1/VEA，VEA称为厄利电压（Earlyvoltage），与沟道长度L成正比（VEA=VEL，VE为单位长度厄利电压）。考虑沟道调制效应后，饱和区漏极电流改写为如下式所示。下右图示意了这一效应：由于Leff缩短，饱和区ID不再完全由栅压控制，对VDS产生依赖。沟道调制效应示意图沟道长度调制效应所引起的饱和电流变化2.2器件模型大信号和小信号电压零点为接地，电流零点为支路无电流——这些物理量称为偏置点、静态工作点或直流工作点。求解偏置点的过程即为大信号分析：将交流输入电压、电流置零，根据器件I-V特性曲线求解各节点静态电压和各支路静态电流。建立在大信号分析基础上，输入电压在静态工作点附近微小浮动时，根据泰勒展开保留一阶项，建立增量线性模型。关键区别：大信号量为零处，小信号量不一定为零（如交流信号过零点）；小信号量为零处，大信号量不一定为零（如恒定直流）。右图给出大信号分析和小信号分析在i-v特性曲线上的示意。大信号和小信号分析下面给出信号分析常规流程：①大信号分析→确定每个器件的静态工作点和工作状态；②求大信号量在静态工作点处的偏导数→获得小信号参数；③将器件替换为小信号模型→得到小信号等效电路；④利用KVL和KCL→分析小信号等效电路上述过程将电路简化为线性化模型，电路的输出和输入呈线性关系，以电压信号为例：其中，Av是电路的电压增益。当输入交流信号幅度增大或考虑到电路的非理想因素时，Av可能是输入信号的函数，则输出电压变为：低频小信号模型MOSFET低频小信号模型MOSFET低频小信号模型如下图所示。根据MOSFET的i-v曲线，在直流工作点进行泰勒级数一阶近似，可获得MOSFET相关参数。当MOSFET工作在饱和区时，小信号输出电流变化可以表示为：定义如下参数：①跨导gm：MOSFET可以看作一个压控电流源，栅源电压的变化控制了漏源电流的变化。②输出阻抗rds：考虑沟长调制效应，当VDS变化时，输出电流随之线性变化，等效一个输出阻抗，饱和区和线性区输出阻抗表达式如下式所示：饱和区：线性区：③体跨导gmb：考虑MOS的体效应，衬底电压会影响阈值电压，进而影响输出电流，存在一个由衬底电压到输出电流，表达式为：上面流向源极的电流公式，分别介绍了NMOS的大信号以及小信号特性，PMOS的特性与NMOS一致，只需注意符号的问题。下面给出PMOS工作在线性区、饱和区的由漏极为：上式中的负号表明PMOS电流的方向是从源极流向漏极，与NMOS电流相反。其中VGS、VDS、VGS-VT、VT均为负值。此外，对于小信号压控电流源的方向，当PMOS栅极电压降低时，由源极流向漏极的电流也会变得更大，ΔVGS与ΔID同向变化，因此PMOS具有与NMOS完全相同的小信号等效电路图。高频小信号模型MOSFET高频小信号模型分析高频信号的频率响应时，需要充分考虑电容的影响，在原低频小信号模型中加入电容部分，得到如下左图所示的MOSFET高频小信号模型。实际晶体管源漏、栅极、衬底之间存在多个电容，以NMOS为例，器件中的电容分布如下右图所示，接下来将对各个电容进行分析。NMOS器件中的电容分布本征电容123对于线性区，沟道没有夹断，近似认为Cgc在源漏极平均分布，即Cgs=Cgd=（1/2）WLCox，此外，Cgd=0对于饱和区，沟道夹断，Cgd=0，对于源极而言，到夹断点的沟道电荷分布不均匀，此时Cgs=（2/3）WLCox，此时Cgd仍为0对于截止区，不存在导电沟道，Cgs=Cgd=0，栅极到衬底的电容可以等效为Cgc与Ccb串联，即Cgb=1/（1/Cgc+1/Ccb）栅极和沟道之间的氧化层电容Cgc可以表示为：本征电容与工作状态的关系寄生电容寄生电容可以进一步细分为交叠电容和PN结电容其中W为栅宽，LD为交叠长度，Cox为单位面积栅电容。通常将LD与Cox合并为常数CGXO（单位栅宽交叠电容）。交叠电容同时存在于栅源电容和栅漏电容中，与本征电容并联。首先介绍交叠电容，交叠电容源于制造工艺：源、漏极以栅极为掩模版进行离子注入后，需高温退火修复晶格。退火过程中，源漏区杂质离子横向扩散至栅极下方，形成交叠电容。交叠电容的计算公式如下所示：接下来介绍PN结电容，源、漏极与衬底掺杂类型相反，形成PN结。正常工作时这些PN结均反偏，两端形成势垒电容CJSB、CJDB，由底面结电容和侧面结电容共同组成。底面结电容取决于单位面积结电容CJ和底面面积AX；侧面结电容取决于单位周长侧壁结电容CJSW和侧壁周长PX。PB为内建电动势，MJ和MJSW为变容指数。描述MOSFET性能的参数（1）跨导效率将MOS看成压控电流源，采用跨导效率gm/ID来描述器件的效率，对于亚阈值区的MOS，可以求得：设n=1.5，VT=26mV，亚阈值区的跨导效率约为25.6S/A。对于饱和区的MOS，可以求得：设VGS-VT=200mV，饱和区的跨导效率为10S/A。可见亚阈值区的跨导效率高于饱和区。晶体管亚阈值特性在一些低功耗电路设计中有重要应用，特别是超低功耗电路。但亚阈值区的MOS也存在速度慢、失真大的问题。（2）本征增益定义MOS的本征增益为单个器件能实现的最大电压增益对于饱和区，其本征增益为：设MOS的λ=0.2V-1、过驱动电压VGS-VT=200mV，则电压增益为50。饱和区本征增益一般较大，且为获得更高的电压增益，可以降低过驱动电压、增加栅长。设MOS的过驱动电压VGS-VT=200mV，漏源电压VDS=0.1V，则电压增益为1，可见线性区本征增益小。对于线性区，本征增益表达式为：（3）特征频率定义MOS短路输出电流与输入电流相等时的频率为晶体管特征频率，此时的小信号等效电路图如下图所示：在输出节点，有因此，为提高晶体管特征频率，可以增大过驱动电压、减小栅长，这与增大本征增益的做法正好相反。将s=jω，并认为在饱和区Cgs>>Cgd，Cgb，得到特征频率为在输入节点，有联立两式，得到将饱和区跨导及Cgs公式代入得到MOSFET特征频率计算①MOSFET作为放大级。当MOS处于饱和区时，具备很大的本征增益②MOSFET作为隔离级。当MOS处于饱和区时，可作为电压缓冲器或电流缓冲器③MOSFET作为电流源。当MOS处于饱和区时，栅源电源固定，器件沟道电流恒定④MOSFET作为开关。当MOS在深线性区和截止区切换时，可以作为开关使用，用于控制电路通断⑤MOSFET作为电阻。当MOS处于线性区时，可以当作阻值可调的电阻使用⑥MOSFET作为电容。将MOS的漏极、源极和衬底连接在一起作为电容的一端，栅极作为电容的另一端，构成电容器。其容值准确度不高，但面积开销很小。2.3MOSFET的应用下左图所示的仿真电路仿真了在不同栅源电压下的NMOS输出电流随源漏电压变化的特性曲线，结果如下右图所示。晶体管I-V特性仿真电路仿真案例晶体管I-V特性仿真结果三、芯片制造的前后道工艺3.1前道工艺前道工艺是在硅片上直接形成有源器件的制造阶段。以P型衬底N阱CMOS为例，工艺从阱区、隔离和沟道注入开始，随后形成栅极、源漏结与硅化物，最终确定器件结构、阈值电压、驱动能力和寄生特性。后道工艺接续前道已完成的器件，通过介质层、接触孔、过孔和多层金属互连，把晶体管、二极管、电阻、电容等片上器件连接成完整电路，并在顶层钝化后进入切割和封装。晶圆制造从单晶硅片开始。前道形成阱、隔离、栅极和源/漏；后道完成介质、接触孔、金属互连与钝化，最终得到可切割、封装的完整晶圆。晶圆制造流程晶圆制造流程芯片横截面可分为器件层和互连层。N阱、浅沟槽隔离、栅极与源/漏属于前道；前金属介质、接触孔、层间介质、过孔、金属层和钝化层属于后道。器件层决定电学特性，互连层负责片内信号、电源和地的传输。芯片横截面示意图器件层与互连层先在P型硅片的PMOS区域形成N阱，再用浅沟槽隔离相邻有源区，随后分别实施N型与P型沟道注入。这些步骤完成器件区域划分、体区建立和阈值电压的初步设定。区域定义与沟道注入区域定义与沟道注入沉积栅氧化层和多晶硅并刻蚀成栅极；随后形成轻掺杂源/漏与侧墙，再完成N+、P+重掺杂和硅化物。这组步骤建立栅控结构、源/漏结以及低电阻接触区。栅极、源/漏与硅化物栅极、源漏与硅化物前道工艺的关键步骤123在P型衬底的PMOS区域先形成N阱，使P型器件拥有独立体区。NMOS体区接最低电位，PMOS的N阱通常接最高电位。经光刻和刻蚀开出浅沟槽，再填充场氧化层并平坦化，从而隔离相邻有源区并抑制器件间漏电。对NMOS沟道注入磷、砷等N型杂质，对PMOS沟道注入硼、铝等P型杂质；掺杂浓度直接设定阈值电压。前道工艺的关键步骤456依次沉积栅氧化层和多晶硅，再刻蚀多晶硅形成栅极；栅长与栅介质共同影响驱动能力和漏电。栅极形成后先进行低剂量源/漏注入。LDD缓和漏端电场并减弱短沟道效应，随后在栅极两侧形成侧墙。完成N+/P+重掺杂后，去除多余栅氧化层并沉积金属薄膜，经热处理形成硅化物以降低串联电阻。阈值电压与体区连接123不做沟道注入时，阈值接近0V，器件常导通；因尺寸大、一致性差，本征器件很少使用。调整沟道注入剂量，可形成低、标准和高阈值器件；同电位N阱可合并。NMOS源端抬高会产生体效应；独立阱接源可减弱体效应，但会增加寄生电容。3.2后道工艺后道工艺从已形成器件的晶圆开始。先沉积前金属介质层并刻蚀接触孔，孔内填充钨；随后沉积导电层并刻蚀出第一层金属。图中(a)至(c)依次对应器件隔离、接触形成和首层互连。PMD、接触孔与M1介质、接触孔与首层金属在第一层金属上沉积层间介质，刻蚀并填充过孔，再形成第二层及更高层金属。顶部钝化层保护芯片，仅在焊盘位置开窗。互连层增多会引入寄生电阻和电容；铜互连与低介电常数材料可减小寄生，后道还可形成电容和电感。高层互连与钝化高层互连与钝化晶圆制造完成后，沿芯片之间的划片道把整片晶圆切割为单颗裸片，避免损伤有效器件和焊盘。分离后的裸片进入封装工序，与外部载体建立电气连接和机械支撑。晶圆分割示意图晶圆切割与裸片形成封装技术比较项引线键合倒装芯片连接方式金/铝引线连接芯片焊盘与载体焊盘晶圆上先制备凸点，焊球直接连接载体制造过程熔球完成一次键合，再弯线并压出二次键合属于晶圆级封装，连接路径短电气与成本成本较低；面积较大，寄生电感较明显面积接近裸片；寄生小，但精度与成本较高封装方式的性能取舍四、其他有源器件4.1

二极管二极管是由PN结构成的两端有源器件，最重要的特性是单向导电。正向偏置时载流子越过结区形成电流，反向偏置时电流被抑制，因此二极管可承担整流、稳压、钳位、开关和防反接等功能。在CMOS工艺中，扩散区、阱区和衬底之间会自然形成多种PN结。正常工作时这些寄生二极管通常保持反向偏置；当发生过压、负压或静电放电时，片上二极管又可以提供旁路通道，保护核心电路。CMOS反相器中，NMOS源/漏与P衬底、PMOS源/漏与N阱，以及N阱与P衬底之间都会形成寄生二极管。正常工作时这些PN结必须保持反向偏置；固定端口后，也可单独利用MOS体二极管。CMOS反相器中的寄生二极管CMOS中的寄生二极管P型二极管由N阱和阱内P+重掺杂区形成，P+端为正端；N型二极管由P衬底和N+重掺杂区形成，P衬底端为正端。N型结构直接利用公共P衬底，因此其正端通常只能连接电路中的最低电位。二极管横截面示意图P型与N型二极管结构引脚电压高于电源时，上方P型二极管导通并把电荷释放到电源；引脚电压低于地时，下方N型二极管导通并把电荷释放到地。关断MOS管的体二极管也能提供钳位通路，使静电放电电流绕开内部核心电路。ESD电路ESD钳位路径4.2

双极型晶体管双极型晶体管由两个背靠背PN结构成，分为NPN和PNP，仍广泛用于带隙基准等精密模拟电路。放大区要求发射结正偏、集电结反偏。以NPN为例，电子由发射极注入薄基区，再被集电极收集。双极型晶体管的符号表示结构与放大机理集电极电流的指数关系决定双极型晶体管的高跨导效率上式中，饱和电流决定电流尺度，热电压在室温下约为26mV。双极型晶体管的跨导效率约为40S/A，而常见MOSFET通常不超过25S/A。基极电流控制集电极电流，载流子输运决定电流放大正向电流放大系数取决于器件结构和类型。发射结正偏时，载流子由发射极注入基区；薄基区和反偏集电结使大部分载流子被集电极收集。先在P型衬底中形成深N阱作为集电极，再在深N阱内扩散P型基区，最后在基区内形成N+发射极。垂直排列可获得较窄基区和较大电流增益，但需要深N阱，难以直接兼容标准CMOS工艺。垂直型NPN管结构图垂直NPN结构垂直PNP以P型衬底为集电极、N阱为基区、阱内P+扩散区为发射极。基区较窄，电流增益通常高于横向PNP。P衬底通常接地，集电极连接因此受限；该结构兼容标准CMOS，是片上常用的双极型器件。垂直型PNP管结构图垂直PNP结构横向PNP以N阱为基区，在阱内布置两个P型扩散区作为发射极和集电极。三个端口可连接不同电位，不受集电极必须接地的限制。由于横向基区较宽，其电流增益通常低于垂直PNP。横向型PNP管结构图横向PNP结构NPN与PNP符号参照类型工艺结构性能与限制垂直NPN深N阱集电极、P基区、N+发射极窄基区、高β；深N阱成本高，标准工艺兼容性较差垂直PNPP衬底集电极、N阱基区、P+发射极β较高且兼容标准工艺；集电极电位受衬底限制横向PNPN阱基区、横向P+发射极与集电极端口灵活；基区宽；但与标准工艺兼容性较差，且β较小三类双极型晶体管的取舍双极型晶体管的取舍双极型晶体管具有较高的跨导效率、工作频率和较低噪声，适用于带隙基准等精密模拟电路。垂直NPN性能较强但需要深N阱；垂直PNP兼容标准CMOS，却受集电极电位限制；横向PNP端口灵活，但电流增益较小。双极器件的尺寸缩放较慢，附加工艺成本较高，因此现代大规模模拟集成电路仍以CMOS为主。五、无源器件电阻阻值公式片状电阻基本公式：由电阻率ρ、长度L、宽度W、厚度H决定。CMOS工艺中厚度H通常不可调，故引入方块电阻（长宽比1:1，单位Ω/□）表征尺寸-阻值关系。绝对精度受光刻/刻蚀/离子注入偏差影响而不高；但距离接近、环境相同的电阻可实现较好匹配。5.1电阻电阻阻值阻值与温度的关系温度与半导体机制阻值与温度近似线性关系；高精度场景可以采用二阶模型，例如使用SPICE仿真器。SPICE仿真器中阻值-温度的关系阻值偏移两种机制与电阻率的关系半导体中温度上升的双重机制：载流子浓度增大使电阻率降低vs晶格散射增强/迁移率降低使电阻率升高，二者竞争决定温度系数正负。R与V的关系电压与随机失配电阻两端平均电压V改变载流子分布，进而影响阻值R；高精度场景同样使用SPICE仿真器二阶模型。SPICE仿真器阻值-电压关系电阻的随机失配公式受到环境影响，如邻近结构、接触、热源、应力等，相同尺寸的多个电阻的阻值也存在误差。版图技巧可以减少这些影响，但所有系统性的原因被消除后，仍然会存在工艺导致的随机性失配。CMOS模拟集成电路设计中常用的电阻主要有四类：多晶硅电阻、扩散电阻、阱电阻与金属电阻。除金属电阻外，所有电阻的电路模型均为包含衬底的三端元件。电阻总类与电路模型多晶硅电阻多晶硅电阻：与衬底间有隔离层，寄生电容和电压系数较小按杂质极性分N/P型，方块电阻与温度系数不同；金属硅化物工艺决定阻值范围，无硅化物则阻值高，有则低模拟电路设计中通常采用无硅化物的多晶硅电阻多晶硅电阻的物理结构扩散电阻和阱电阻扩散电阻：亦称有源区电阻；与衬底无隔离层，存在寄生二极管，结电容与电压有关；匹配程度较高，但封装应力易致阻值偏移阱电阻：通常由低掺杂N阱构成，方块电阻最高；寄生电容大、精度及稳定性差，不适合高精度电路N阱电阻的物理结构平行板电容基本公式：由介电常数ε、极板尺寸W×L、间距d决定。

CMOS工艺中介质一般为硅氧化物，采用电容密度Cox​（单位fF/μm²）表征容值-面积关系。与电阻类似，绝对精度不高，但邻近同环境电容具有较好的一致性与匹配性。5.2电容平行板电容公式以及用电容密度表征容值-面积关系电容容值电容存在温度系数TC（ppm/°C）与电压系数（ppm/V）；高精度场合同样使用二阶模型。随机失配程度与电容容值平方根成反比。电容的温度系数和电压系数电容的随机失配容值偏移在亚微米CMOS工艺中常用的电容有：金属–绝缘体–金属（metal-insulator-metal,MIM）电容、金属–氧化物–金属（metal-oxIDemetal,MOM）电容、金属–绝缘体–多晶硅（metal-insulator-polysilicon,MIP）电容和MOS电容。电容总类与电路模型MINI电容和MOM电容MIM电容：相邻金属层间平行板电容，可设专用MIM层提高密度；下极板靠近衬底寄生大，上极板被屏蔽寄生小（不对称，电路符号用弯曲线表示下极板）。MOM电容：利用多层金属边缘寄生电容堆叠并联；两极板对衬底寄生相同故对称；高频品质因数好，射频特性优良。MIM电容和MOM电容物理结构MIP电容和MOS电容MIP电容：下极板为多晶硅层，电阻率较高且靠近衬底，寄生电阻与底板寄生电容大，不适用于高精度电路。MOS电容：由栅氧化层电容与耗尽层电容串联构成；深线性区总本征电容最大；适用于去耦电容，也可利用电压变化特性作可变电容。MOS电容的串联公式MOS电容的物理结构和电容-偏压关系高频模拟IC中无源片上电感一般采用顶层金属螺旋结构。常见几何形状：四边形、八边形等，相邻线圈之间存在互感耦合，可提高总电感值。5.3电感简单的四边形螺旋电感总电感=各边自感之和+同向电流正互感−反向电流负互感单匝方形螺旋：平行边电流反向，正互感项不存在设计技巧：采用中空结构，相邻边尽可能靠近；增加匝数可增大电感多边形螺旋电感值表达式不同匝数的电感六、PVT变化及失配6.1PVT变化在集成电路设计中，工艺、电压和温度变化会对电路性能产生影响，导致电路参数如增益、频率响应、延迟、功耗等发生波动。因此，在设计电路时，需要充分考虑这些因素的影响，以确保电路在所有工作条件下能够稳定工作。MOSFET的不同工艺角芯片制造中不可避免的工艺偏差，使同一批次或不同批次的器件参数（阈值电压、迁移率、沟道长度等）存在差异。工艺变化影响NMOS/PMOS的驱动能力。五个工艺角：SS、FF、SF、FS、TT，S=慢速Slow，T=典