CN119493764A 并行fft的fpga、电子设备及设计方法 （清华大学）

本申请涉及光通信中数字信号处理技术领模块，每个串行子模块对快速傅立叶变换FFT的FFT数据进行蝶形运算得到第一运算结果；并行块对每个第一运算结果进行蝶形运算的并行处2速傅立叶变换FFT的FFT数据进行蝶形运算得到第一运算结2.根据权利要求1所述的并行FFT的FPGA，其特第二级运算单元，用于对所述第一数据序列时延第二个时刻后，与所述做时域插值得到第二数据序列；第三级运算单元，用于对所述第二数据序列时延第三个时刻后，与所述3.根据权利要求2所述的并行FFT的FPGA，其特征在4.根据权利要求1所述的并行FFT的FPGA，其特征在5.根据权利要求1所述的并行FFT的FPGA6.根据权利要求5所述的并行FFT的FPGA，其特征在7.根据权利要求5所述的并行FFT的FPGA，其特N＝N1*2获取现场可编程逻辑门阵列FPGA的并行算3根据快速傅立叶变换FFT的FFT数据的转换目标和所述算法原理将执行所述并行算法4[0001]本申请涉及光通信中数字信号处理技术领域，特别涉及一种并行FFT(fast的FFTIP(IntellectualProperty，知识产权)核可供使用。随着AD(analogue_to_并行子模块对每个第一运算结果进行蝶形运算的并行处理，输出对应路数的第二运算结于对所述FFT数据的原数据序列时延第一个时刻后，与所述原数据序列做时域插值得到第5N＝N1*2w'为目标频域所在位置对应[0015]本申请第二方面实施例提供一种电子设备，包括如上述实施例所述的并行FFT的[0016]本申请第三方面实施例提供一种并行FFT的FPGA的设计方法，所述方法用于如上[0019]本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得6[0026]图7为本申请实施例的16QAM(QuadratureAmplitudeModulation，正交幅度调以在FPGA内部采取分相(也就是串并转换)的方式降低处理速度；但在一些高性能的应用256点FFT，采用32路并行输入并行计算，工作时钟频率75MHz，则数据吞吐率可实现串行子模块对快速傅立叶变换FFT的FFT数据进行蝶形运算得到第一运算结果；并行模块200包括一个或多个并行子模块，串行模块的每个串行子模块输出的第一运算结果输入到7[0049]在本申请实施例中，串行子模块和并行子模块之间还设N＝N1*28[0054]根据本申请实施例提出的并行FFT的FPGA，可以将FPGA算法模块拆分为串行和并专用FFT模块即可完成FPGA对于全带宽数据的实时处理，在保证高速率的同时减少了资源[0056]本申请实施例还提供一种并行FFT的FPGA的设计方法，下面参考附图描述本申请[0057]如图9所示，该并行FFT的FPGA的设计方法用于如上述实施例的并行FFT的FPGA的[0059]可以理解的是，本申请实施例可以首先对FPGA的并行算[0061]可以理解的是，本申请实施例可以对上述步骤S101中获取的算法进行傅里叶变后与第一级输出做时域插值，第三级为第二级输出序列时延1个时刻后与第二级输出做时9技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，实施方式中，N个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件[0067]本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步