CN119497417A 一种半导体器件以及制备方法 （英诺赛科(苏州)半导体有限公司）

本发明公开了一种半导体器件以及制备方应力释放层设置有第二凹槽；掺杂的Ⅲ_Ⅴ族半第一部分和第二部分，第一部分位于第二凹槽2复合势垒层，包括第一势垒层和第二势垒层；所述第一势应力释放层，位于所述第三子层远离所述第二子层的一侧所述掺杂的Ⅲ_Ⅴ族半导体层的厚度大于所述第一凹槽的深度，且小于所述第一凹槽和所在所述第一势垒层远离所述沟道层的一侧形成牺牲层；其中，所在所述第一势垒层远离所述沟道层的一侧形成第二势垒在所述第三子层远离所述第二子层的一侧形成应力释放层，所3通过湿法腐蚀工艺去除所述牺牲层，以形成第一凹槽和第二凹槽，在所述第一凹槽和所述第二凹槽内形成第二导电类型的掺杂的Ⅲ_Ⅴ族半导体层，所述掺杂的Ⅲ_Ⅴ族半导体层的厚度大于所述第一凹槽的深度，且小于所述第一凹槽和所述述第二部分突出于所述应力释放层远离所述第三子在所述应力释放层远离所述第三子层的一侧形成导电对所述导电层进行图形化，得到所述栅极和场板层，所述场板层位在所述第一势垒层远离所述沟道层的一侧形成整层牺牲层底的垂直投影面积等于所述第一势垒层在所述在所述整层牺牲层远离所述第一势垒层的一4[0002]氮化镓半导体器件因为沟道层和势垒层形成的异质结存在大量浓度的二维电子[0010]掺杂的Ⅲ_Ⅴ族半导体层设置为第二导电类型，位于所述第一凹槽和所述第二凹5衬底的垂直投影面积小于所述第一势垒层在所述衬底的[0026]在所述第一凹槽和所述第二凹槽内形成第二导电类型的掺杂的Ⅲ_Ⅴ族半导体6述衬底的垂直投影面积等于所述第一势垒层在所述衬底的[0044]本发明实施例提供的半导体器件以及制备方法，掺杂的Ⅲ_Ⅴ族半导体层设置为且由于掺杂的Ⅲ_Ⅴ族半导体层作为栅极帽层，其厚度小于第一凹槽和第二凹槽的深度之形成多个呈阵列排列的刻蚀图形，通过刻蚀工艺形成多个呈阵列排列的图形化的牺牲层，[0048]应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特7员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范[0060]图1图4是现有技术中一种槽栅氮化镓器件的制备方法各步骤对应的流程图，该[0061]图5图8是现有技术一种氮化镓器件的制备方法各步骤对应的流程图，该氮化镓[0063]图5图8形成的氮化镓器件，栅极帽层105被8层207为未掺杂势垒层；第二势垒层204设置有第一凹槽T1，第一凹槽T1贯穿第二势垒层[0067]本发明实施例提供的技术方案，掺杂的Ⅲ_Ⅴ族半导体层212设置为第二导电类了半导体器件的电学性能。且第一凹槽T1和第二凹槽T2是通过湿法腐蚀牺牲层制备而成2DEG浓度。第二势垒层204是通过在第一势垒层203远离沟道层201的一侧通过再生长工艺设置可以避免第二子层206中第一导电类型掺杂原子的扩散。第一导电类型掺杂原子例如9[0090]如图13和图14所示，在整层牺牲层209a远离第一势垒层203的一侧形成第三光刻[0092]如图13和图14所示，通过曝光和显影工艺在第三光刻胶层210形成多个呈阵列排垂直投影面积小于第一势垒层203在衬底2[0102]如图18所示，由于生长出来的牺牲层209和应力释放层21[0104]如图19所示，通过湿法腐蚀工艺去除牺牲层209，以形成第一凹槽T1和第二凹槽[0107]如图20所示，在第一凹槽T1和第二凹槽T2内形成第二导电类型的掺杂的Ⅲ_Ⅴ族[0108]通过控制掺杂的Ⅲ_Ⅴ族半导体层212的生长工艺参数，使得掺杂的Ⅲ_Ⅴ族半导[0112]在第二子层206或者第一势垒层203远离沟道层201的一侧源极，图中并未标出源[0114]在第二子层206或者第一势垒层203远离沟道层201的一侧漏极，图中并未标出漏[0115]本发明实施例提供的技术方案，掺杂的Ⅲ_Ⅴ族半导体层212设置为第二导电类2DEG浓度。第二势垒层204是通过在第一势垒层203远离沟道层201的一侧通过再生长工艺设置可以避免第二子层206中第一导电类型掺杂原子的扩散。第一导电类型掺杂原子例如213a包括第一层和第二层，第一层位于第二凹槽T2内，第二层覆盖应力释放层211和第一