存储器和可编程逻辑器件简介课件1

記憶體和可編程邏輯器件簡介2025-3-2118.2.1概述8.2可編程邏輯器件(PLD)簡介返回1.PLD在數字集成晶片中的位置

數字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標準單元

PLD2025-3-212（1）數字積體電路按照晶片設計方法的不同分類：①通用型SSI、MSI積體電路；

②LSI、VLSI積體電路，如微處理器、單片機等；

③專用積體電路ASIC（LSI或VLSI）。2025-3-213

（2）ASIC分類

全定制ASIC：矽片沒有經過預加工，其各層掩模都是按特定電路功能專門製造的。半定制ASIC：按一定規格預先加工好的半成品晶片，然後再按具體要求進行加工和製造，包括門陣列、標準單元和可編程邏輯器件(PLD)三種。2025-3-2142.可編程邏輯器件(PLD)

（1）定義：PLD是廠家作為一種通用型器件生產的半定制電路，用戶可以利用軟、硬體開發工具對器件進行設計和編程，使之實現所需要的邏輯功能。（2）PLD的基本結構框圖其中輸入緩衝電路可產生輸入變數的原變數和反變數，並提供足夠的驅動能力。

2025-3-215

（3）按集成度分類：

①低密度PLD(LDPLD)：結構簡單，成本低、速度高、設計簡便，但其規模較小(通常每片只有數百門)，難於實現複雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀記憶體PROM固定可編程固定半場可編程現場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程2025-3-216②高密度PLD(HDPLD)：分類結構形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型複雜可編程邏輯器件(CPLD)與或陣列陣列型現場可編程門陣列(FPGA)門陣列單元型

（4）PLD器件的優點縮短設計週期，降低設計風險高可靠性和可加密性降低了產品生產的總費2025-3-217

（5）常採用可編程元件(存儲單元)的類型：①一次性編程的熔絲或反熔絲元件；

②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結構；

③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結構，另一類是快閃(Flash)存儲單元；

④基於靜態記憶體(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2025-3-218圖8-15幾種常用邏輯符號表示方法（a）輸入緩衝器（b）

與門

（c）

或門（d）

三種連接

（6）幾種常見的邏輯符號表示方法2025-3-2198.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）

（1）PAL的結構

與陣列—可編程；或陣列—固定輸出電路—固定

圖8-16PAL的結構返回2025-3-2110

（2）PAL的輸出結構

①專用輸出結構。輸出端只能輸出信號，不能兼作輸入。只能實現組合邏輯函數。目前常用的產品有PAL10H8、PAL10L8等。

2025-3-2111②可編程I/O結構。輸出端有一個三態緩衝器，三態門受一個乘積項的控制。當三態門禁止，輸出呈高阻狀態時，I/O引腳作輸入用；當三態門被選通時，I/O引腳作輸出用。2025-3-2112③寄存器輸出結構。輸出端有一個D觸發器，在使能端的作用下，觸發器的輸出信號經三態門緩衝輸出。能記憶原來的狀態，從而實現時序邏輯功能。2025-3-2113④異或—寄存器型輸出結構。輸出部分有兩個或門，它們的輸出經異或門後再經D觸發器和三態緩衝器輸出，這種結構便於對與或邏輯陣列輸出的函數求反，還可以實現對寄存器狀態進行維持操作，適用於實現計數器及狀態。（A⊕0=A，A⊕1=A

）2025-3-2114

（3）PAL的命名

PAL共有21種，通過不同的命名可以區別。圖8-17PAL的命名2025-3-2115

（4）PAL的優點：

①

提高了功能密度，節省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時，雖然PAL只有20多種型號，但可以代替90％的通用器件，因而進行系統設計時，可以大大減少器件的種類。②提高了設計的靈活性，且編程和使用都比較方便。

③

有上電複位功能和加密功能，可以防止非法複製。2025-3-2116

20世紀80年代初，美國Lattice半導體公司研製。

GAL的結構特點：輸出端有一個組態可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實現PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區別：

①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重複編程；

②PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2025-3-2117

GAL分為兩大類：一類是普通型，它的與、或結構與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點。

（1）GAL的基本結構。

①

8個輸入緩衝器和8個輸出回饋/輸入緩衝器。

②8個輸出邏輯宏單元OLMC和8個三態緩衝器，每個OLMC對應一個I/O引腳。2025-3-2118GAL16V8的邏輯圖2025-3-2119

GAL器件沒有獨立的或陣列結構，各個或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個與門構成的與陣列，共形成64個乘積項，每個與門有32個輸入項，由8個輸入的原變數、反變數（16）和8個回饋信號的原變數、反變數（16）組成，故可編程與陣列共有32×8×8=2048個可編程單元。④系統時鐘CK

和三態輸出選通信號OE的輸入緩衝器。

2025-3-2120OLMC的邏輯圖

（2）輸出邏輯宏單元（OLMC）的結構2025-3-2121

或門：有8個輸入端，和來自與陣列的8個乘積項（PT）相對應。異或門：用於選擇輸出信號的極性。

D觸發器：使GAL適用於時序邏輯電路。

4個多路開關（MUX）：在結構控制字段作用下設定輸出邏輯宏單元的狀態。

2025-3-2122圖8-18GAL的結構控制字

（3）GAL的結構控制字①XOR（n）：輸出極性選擇位。共有8位，分別控制8個OLMC的輸出極性。異或門的輸出D與它的輸入信號B和XOR（n）之間的關係為：

D＝B⊕XOR

當XOR＝0時，即D=B；當XOR＝1時，即D=B

2025-3-2123②SYN（n）：時序邏輯電路/組合邏輯電路選擇位。當SYN＝0時，D觸發器處於工作狀態，OLMC可為時序邏輯電路；當SYN=1時，D觸發器處於非工作狀態，OLMC只能是組合邏輯電路。注意：當SYN＝0時，可以通過其他控制字，使D觸發器不被使用，這樣便可以構成組合邏輯輸出。但只要有一個OLMC需要構成時序邏輯電路時，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態。

2025-3-2124

（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶回饋雙向I/O輸出低有效高有效01101時序邏輯組合I/O輸出低有效高有效01001時序邏輯寄存器輸出低有效高有效

只要寫入不同的結構控制字，就可以得到不同類型的輸出電路結構。

2025-3-21258.2.3複雜的可編程邏輯器件（CPLD）

基本包含三種結構：

CPLD是陣列型高密度可編程控制器，其基本結構形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

返回2025-3-2126圖8-19CPLD的結構圖2025-3-2127

⑴邏輯陣列塊（LAB）

一個LAB由十多個宏單元的陣列組成。每個宏單元由三個功能塊組成：邏輯陣列乘積項選擇矩陣可編程寄存器

它們可以被單獨的配置為時序邏輯或組合邏輯工作方式。如果每個宏單元中的乘積項不夠用時，還可以利用其結構中的共用和並聯擴展乘積項。2025-3-2128

⑵可編程I/O單元

I/O端常作為一個獨立單元處理。通過對I/O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。

⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網絡。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內部的設計。

2025-3-21298.2.4現場可編程門陣列（FPGA）

是20世紀80年代中期出現的高密度PLD。採用類似於掩模編程門陣列的通用結構，其內部由許多獨立的可編程邏輯模組組成，用戶可以通過編程將這些模組連接成所需要的數字系統。它具有密度高、編程速度快、設計靈活和可再配置等許多優點，因此FPGA自1985年由Xilinx公司首家推出後，便受到普遍歡迎，並得到迅速發展。

FPGA的功能由邏輯結構的配置數據決定。工作時，這些配置數據存放在片內的SRAM或熔絲圖上。基於SRAM的FPGA器件，在工作前需要從晶片外部加載配置數據。配置數