可编程逻辑器件与EDA技术实验教案

1、PLD实验教案通信学院通信系序言PLD实验是电信专业的专业实验课程，对电信专业的学生有着非常重要的作用。 本实验课与理论课同时进行，与理论课有密切的关系。 因此，学生们在进行本实验前必须掌握以下基础知识1 .数字电路的基础知识2 .电子计算机常用的操作系统的使用方法3、一定的英语基础4、必须以一定的理论知识为基础，与理论课同时进行。PLD (可编程逻辑器件)在与ISP (系统中可编程逻辑器件)技术和EDA (电子设计自动化)工具密切配合的同时进行。 代表了数字电信领域的最高水平，给数字电路的设计带来了革命性的变化。 从70年代最初的可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系

2、统的设计在本质上发生了变化。 从传统电路板的设计到现在基于芯片的设计，数字系统设计的效率大幅度提高，产品更新速度大幅度加快，设计周期大幅度缩短。 所以，学生们学习这门课程有着非常重要的意义。本实验与其他实验不同，他的实验手段和实验方法有很大变化，主要表现在以下几个方面首先，实验方法不同本实验是在PC平台上，用电路图和文本输入，编译，通过后进行波形模拟，如果有缺陷，回到原来的文件中进行修正。 流程图如下所示。修改修改修改创建源文件编译程序模拟实验。下载程序第二，实验手段不同本实验采用ISP技术，采用EDA工具，应用PLD器件在PC平台上进行。第三，本实验课的目的学生在本实验课后，应该满足以下要求

3、1 .可以熟练使用本实验的成套EDA软件Mux plus2 .可以掌握PLD芯片的基本使用方法，用现代数字系统的设计方法进行基本数字系统设计3、掌握图形编辑和VHDL文本编辑两种设计方法，着重于VHDL文本编辑4、具备基本开发能力，为后续学习奠定坚实的基础。实验14位二进制计数器设计1 .实验的目的和实验内容2、实验的目的是掌握maxplus的电路图输入设计方法，熟悉maxplus软件的使用和设计过程实验内容要求按照电路图输入方法设计流程，完成4位二进制计数器的设计。利用EDA工具的电路图输入设计的优点是设计者可以利用现有的电路知识，完成大规模的电路系统设计，不需要多掌握编程技术、硬件语言等新

4、知识。MAX plusII提供了强大、直观、易于使用的电路图输入设计功能，还提供了基本逻辑库(nand门、反相器、d触发器等)、宏功能组件(包括74系列设备)和强大、与IPCore类似的宏功能块更重要的是，MAX plusII提供了电路图输入的多级设计功能，以允许用户设计更大的电路系统，以使用方便、精度更高的时序模拟器。 以传统的数字电路实验为例，MAX plusII提供了电路图输入设计功能，具有显着的优点可以进行任何级别的数码系统设计。 传统的数字电路实验只能完成单级设计，因此设计者无法理解多级硬件数字系统设计来实现可以对系统中的任何级别或任何组件的功能进行精确的时间序列模拟，精度达到0.1

5、ns，并发现可能对系统造成不良影响的竞争风险现象通过时间序列仿真，可以迅速定位电路系统的错误，随时进行修正您可以随时更改设计方案，以保存文件设计中的所有电路和测试文档通过编译和编程下载，可以随时用FPGA和CPLD对设计项目进行硬件测试验证。符合现代电子设计技术规范。 传统的数字电路实验通过手动连接的方法完成零件连接，容易给学习者带来误会。 认为用电路图连接零件间的引脚用引线就可以了，不需要考虑引线的长度、粗细、弯曲方法、可能产生的分布电感和电容效应、电磁兼容性等。2 .实验前预习实验前要充分预习，完成指定的预习内容，写预习报告。 仔细阅读实验指导书，分析把握这次实验的基本原理，熟悉实验的任务

6、。计数器是最常用的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要使用计数器。 一般的计数器有加法计数器和减法计数器两种。 加法计数器每1脉冲将计数值加1减法计数器每1脉冲将计数值减1。本实验采用电路图输入设计方法设计了4位二进制计数器，通过调用目录中的74LS161来完成。 74LS161 (异步归零同步预设)包括时钟输入端子CLK、清除输入端子CLRN、两个计数允许信号ENP和ENT、四个可预设数据输入端子a、b、c、d、一个设定允许端子LDN、四个计数输出端子QD-QA，174LS161菜单CLRNPRPS公司ENTPS工作状态lxxxx复位hc.cxxl预设效果hc.chhh计数法

7、hxlxh保持hxxlh保持3 .实验要求结合理论课讲的MAX PLUS软件的使用和设计过程，按照实验指导书(附录1 )的实验步骤编辑4位二进制计数器的电路图。 学习电路图输入设计方法，除了最初的图形编辑输入以外，其他的处理流程与文本(VHDL文件等)的输入设计完全一致，所以应该更多地关注设计流程。 4位二进制计数器的电路图如下所示4位二进制计数器的电路图4 .设计提示1 )打开文件*.gdf，将文件变成项目文件2 )编译：每次修改都需要重新编译，并明确编译完成的工作3 )模拟分析：必须加入输入节点波形，查看输出结果，进行分析。 进行准确的延迟、建立/保持时间和Fmax的模拟分析，包括功能和时

8、机4 )为什么要进行引脚锁定，设计了哪个输入输出引脚。5 .预习内容1 )精通计数器的工作原理，绘制实验原理图2 )用电路图输入方式进行硬件设计的过程3 )学习实验指导书的附录1，了解EDA实验箱4 )写预习报告。实验2在74161实现了模型60计数器的分层设计1 .实验的目的和实验内容2、实验的目的是通过用电路图输入方式实现项目分层设计的设计电路仿真和硬件验证，进一步理解计数器的功能。 实验整体的设计流程基本上与实验1相同，但是按照原理图输入方式完成基本文件和顶层文件的设计，完成基本文件封装到组件中，然后进行顶层文件的设计。本实验的设计内容在74161实现模型60计数器的分层设计。 首先，模

9、拟12计数器的设计完成，74161被产生为元件cnt12。 创建另一个图形文件，转到cnt12、74161和其他必要元素，并适当连接60个构成顶层设计文件的模型计数器，以完成编译、模拟和下载过程。2 .实验前预习仔细阅读实验指导书，分析掌握这次实验的基本原理，精通实验任务。 m进制=N1XN2计数器的实现可以采用串行进位方式和并行进位方式。 串行进位方式将下位芯片的进位输出信号设为上位芯片的时钟输入信号(对进位输出施加非门后进行访问，在10进制、1001的情况下，进位c为高电平，反转后为低电平，第10个脉冲的进位c为低电平，反转相位高并行进位方式将下位芯片的进位输出信号作为上位芯片的动作状态控

10、制信号，2个时钟输入端同时接受计数输入信号。3 .串行进位方式和并行进位方式两种设计方案基于并行进位方式的六十进制计数器的实现注：第59个脉冲RCO为1，第60个脉冲到来时被清除。串行进位方式实现了60(10*6)的进位计数器当qh2qh0为101时，当第51个脉冲到来时，上位芯片仅在从CLK起的第60个脉冲到来时上升，仅在此时设置0。4 .设计提示1 )顶层和底层文件保存在同一文件夹中，名称不同2 )注意在顶层文件中，向输入输出添加input、output节点，包括调用的顶层模块3 )编译哪个文件，请务必作为项目文件进行设定。5 .预习内容1 )掌握实现m进=N1XN2的计数器的工作原理，描

11、绘实验原理图2 )用电路图输入方式进行分层设计的过程3 )写预习报告。实验34选1数据选择器设计1 .实验的目的和实验内容实验的目的是让学生初步掌握组合了逻辑电路的文本输入设计法实验内容用VHDL语言完成4选1数据选择器的设计，设计流程与电路图输入方式相同，设计输入只采用文本方式而不是图形，其他处理流程完全相同。介绍数据选择器的用途，让学生对硬件设计有更深的理解。数据选择器是常用的组合逻辑组件之一。 复合逻辑电路控制数字信号，实现更复杂的逻辑功能。 有几个数据输入端D0、D1、几个控制输入端A0、A1、一个输出端Y0。 通过向控制输入侧施加适当的信号，可从多个输入数据源中选择必要的数据信号，并

12、向输出侧发送。 使用时，还可以在控制输入中添加一系列二进制码的信号，使电路按照要求输出一系列信号。 4选择器1数据选择器包括四个数据输入端D0、D1、D2和D3，输出端y，选择输入端(或地址端) a和b，以及操作状态选择端(或使能端)。 逻辑功能如下表所示，高电平时电路不动作时，与a、b的状态无关，输出y总是为零。 即，禁止所有数据输出，低电平时电路正常动作，被选择的数据被发送到输出侧，BA=01时数据D1输出被选择。 测试4选择1数据选择器的逻辑功能：可以在数据输入端D0D3上连接电平开关，也可以分别连接频率不同的脉冲源。4选择1数据选择器真值表选择输入。数据输入选区输出甲组联赛D0 D1

13、D2 D3y艾克斯0 00 00 10 11 01 01 11 1XXX战斗机0 X X X1 X X XX 0 X Xx1x1xx0xx1xx0x一枚x11000000000010101014选择1数据选择器端子排列图2 .实验前预习仔细阅读实验指导书，分析把握这次实验的基本原理，精通实验任务。 复习并充分理解教室里学到的VHDL语法要素和语句，确定自己的设计方案。3 .设计代码(不独特)库IEEE；use ieee.std_logic_1164.all；实体mux 41is端口(a，b，en:in std_logic；d:in std_logic_vector(0 to 3)y:out s

14、td_logic；结束；体系结构bhv of mux 41issignals El : STD _ logic _ vector (0to1)beginsel=ab；with sel selecty=d(0) when 00 ，(d(1) when 01 ，(2) PS 10 ，AMMMK MMMMMMK MMMMMMMMMMMZ when others；结束PS；4 .设计提示1 )请注意文本编辑窗口file-new-text editor文件打开2 )设计文件必须保存在一个文件夹中(不能用中文命名)。第一次接触VHDL语言时，要注意语言程序的基本结构、语法要素、数据类型和运算运算符。5 .

15、预习内容1 )复习数据选择器的工作原理用VHDL语言进行硬件描述的过程3 )写预习报告，写实验源程序实验4、7人表的决定器设计1 .实验的目的和实验内容2、通过实验让学生更加熟悉VHDL语言，了解VHDL语言的行为描述、寄存器传输(RTL )描述、结构描述以及这些描述混合的描述方式，以行为描述方式设计电路。实验内容设计了7人投票电路，可以用上述任一种记述方式实现。 严格按照实验流程进行，要求进行波形模拟测试和下载验证。2 .实验前预习仔细阅读实验指导书，分析掌握这次实验的基本原理精通实验任务，确定自己的设计方案。常见的7人表决器把7个开关作为表决器的7个输入变量，输入变量为逻辑“1”时，表决者表示“赞成”的输入变量为“0”时，投票者表示“不赞成”。 输出逻辑“1”时，表决表示“通过”的逻辑“0”时，表决表示“不通过”。 在表决器的7个输入变量中4个以上(包括4个)为“1”时，表决器输出为“1”，除此之外的情况下为“0”。七人钟台的设计方案很多，在用VHDL语言设计七人钟台时，也有多种选择，我们可以用结构记述方式用多个全加法器实现电路，也可以用行为记述。如果采用行动描述，可以用变量表示通过选举的人数合计。 当选者在4以上时通过，绿灯点亮，相反，如果不过时，红灯就点亮。 说明时，检查输入的状态(不通过0，通过“1”)