基于FPGA的MSK调制器设计与实现

1、基于FPGA的MSK调制器的设计与实现谢丽君1谭志志志2(1、长沙职业技术学院湖南长沙； 2 .株洲职业技术学院湖南株洲)摘要：介绍了MSK信号的优点，分析了其实现原理，提出了MSK高性能数字调制器的FPGA实现方案，采用由上而下的设计思想，将系统分成串/并转换器、差分编码器、数控振荡器、移相器、乘法电路和加法电路等6个模块重点论述了差分码、数控振荡器的实现，通过结合电路图输入、VHDL语言设计的几种设计方法，实现了各模块的具体设计，给出了QuartusII环境下的仿真结果。 结果，基于FPGA的MSK调制器设计简单，修改和调试容易，性能稳定。关键词： MSK、FPGA、差分编码器、数控振荡器

2、中图分类编号： TP29文献标志编号： a报道编号：desingandrealizationofmskmodulationbasedonfpgatechnique谢丽俊1谭丽智2(1.变更shaprofessionaltechnologycollege、变更sha、变更china； 2 .请参见zhuyuprofessionaltechnologycollecge，ZUN12222222222222222 )abstract : thisarticleintroducedtheadvantageofmsk，andanalyzedtheimplementprementprinciple.thep

3、roposedahigh-preformancemsk thesystemisdivedintoserial /并行转换、差异编码、nco、相位移位器、多功能控制和daddersususe andachievedthespecificdesignofeachmodulebyschematicsandvhdl； thesimationandexirementomodifyoffgappgrationfigurationwithquartusii.result shows，the MSK modulator based on FPGA，simple in designKey words: MSK，

4、FPGA，差异编码. NCO0引言在QPSK调制技术中，假设各码元的包络是矩形、调制信号的包络是一定的，则基带信号和调制信号的频谱都是无限的。 但是，因为实际信道总是具有一定的带宽，所以在发送QPSK信号的情况下，通常用带通滤波器进行带宽限制。 带宽限制后的信号不能将包络线保持一定，如果相邻的符号间产生相移，则带宽限制后的包络线明显变小，一直出现到包络线为0的现象为止。 该现象在非线性信道中是不期望的，但是经由非线性放大器可以减弱包络起伏，这导致信号的频谱加宽，从而其旁瓣干扰相邻信道中的信号，并且在带限时带通滤波器失效。为了解决该问题，引入了在非线性限带信道中使用的恒定包络调制方法最小频移调制

5、(MSK )调制技术。 11实现原理2MSK是能够产生一定包络线、连续相位信号的调制方式。 这在二进制连续相移键控(CPFSK )的特殊情况下，即调制指数(频移系数) h=0.5且相在码元切换时是连续的。 MSK信号用(1)表示(2)在等式中，为了添加相位函数，初始相位设置为载波角频率符号间隔频率偏移的第k个码元数据值为1，其是第k个符号中的相位常数。 这表示MSK信号的相位阶段性地线性变化，与此同时，在符号切换的时间点，相位连续(三)或(四)。由式(1)和式(4)得到： (5)从式(5)和MSK相格图可以看出，截距值是的整数倍，并且使用三角方程式从上面的分析发现，MSK调制器的框图如图1所示

6、。图1 MSK调制器的框图Fig.1 The MSK principle2主要模块的FPGA实现2.1串行/并行转换的实现顺序输入的二进制信息经过串/并转换器，转换成速率减半的双位序列，可以用两个d触发器实现。 其原理如图2所示。 DFFinst和DFFinst3构成1位的移位寄存器，将串行输入信号转换为并行输出信号的DFFinst4和NOTinst8构成分频器，将速率减半的DFFinst1和DFFinst2是锁存器，并同步输出信号。 图5是串/并转换器S_P的模拟结果，而AB是变换后的2位码元。 从图中可以看到，在输入DataAB为真的情况下，在延迟了约80ns后，输出DataA为0000，

7、DataB为1111。 3图2串/并转换电路图fig.2系列-并行转换principle图3串/并转换模拟波形图fig.3 thesimulationdiagramofseries -并行转换2.2差分编码器的实现4差分编码器的功能是将绝对码变换为相对码，在相位码中，以1、0分别在相邻的符号级别是否产生跳跃来表示。 当以邻接等级跳跃表示码元1时，称为信号差分码，记为NRZ码。 绝对代码-相对代码之间的关系是(7)。 用VHDL设计的本体代码如下5 :进程(clk，datain_a，datain_b )beginif clk事件和clk=1thenif start=0 then q=0； a=0

8、； b=0；elsif q=0 then q=1； a=a xor datain_a； dataout_a=a xor datain_a；b=b xor datain_b； 数据输出_ b=b xor datain _ b；elsif q=3 then q=0；else q=q 1；结束PS；结束PS；结束处理；end behav；如图4所示，编译后的生成元件的波形模拟图可以从以下图中得到：在start为低电平时，双方的输出信号都为0，在start为低电平时，双方的输出信号都为0 尤其是datain_a=1，此时dataout_a=1，输入信号(datain_b )中datain_b=1，此时

9、Dataout_b=1，因此元件QDSP_PL实现从绝对代码到相对代码的转换图4绝对码相对码变换模拟图fig.4 thesimulationdiagramofabsolutecodechangetoative2.3 NCO的实现2.3.1 NCO的实现原理数控振荡器在数字中频中相对复杂，且是确定数字中频的性能的主要因素之一，NCO的目标为产生理想的正弦波或馀弦波(式(1): )。(n=0，1，2 ) (8)式中，本机振荡频率输入信号的采样频率。 正弦波样本可以通过实时计算生成，但仅在信号采样频率低时适用。 对于超高速信号采样频率，不能实现NCO实时计算的方法，但此时，NCO产生正弦波样本的最有

10、效且简便的方法是，事先根据正弦波相位的不同值计算正弦波值，将相位角度作为地址存储对应的正弦值数据，在工作时， 每次输入信号样本时，NCO使相位增加量增加，接着将相位增加角度作为地址来检索该地址上的值，并将此值输出到数字混频器，以与信号样本相乘。 其原理框图如图5所示6。 改变频率控制字可以改变相位累加器的累加值，并改变地址的阶数，从而实现不同的频率输出。图5 NCO的原理框图fig5. NCO主要诊断程序2.3.2相位累加器的FPGA实现6相位累加器由n位相加器和n位寄存器级联而构成。 每次到达时钟fc时，加法器将频率控制字k和寄存器输出的累积相位数据相加，且将相加结果发送到寄存器的数据输入端

11、。 相位累加器输出的数据是合成信号的相位，当相位累加器被加到最大值时产生溢出，完成一个周期的动作。 溢出频率是NCO输出的信号频率。 可以用VHDL语言实现相位累加器的设计，其主要代码如下architecture art of sum88 is信号时间： STD _ logic _ vector (7下载到0 )begin处理(clk，en，reset) isbeginif reset=1 thentemp=；elseif clk事件和clk=1thenif en=1 then临时=临时k；结束PS；结束PS；结束PS；out1=temp；结束处理；结束art；8位相位累加器的模拟波形如图6所

12、示。 从波形图可以看出，当k=08时，对于每个有效脉冲，当输出的数值比先前输出的数值大8且k=09时，输出的数值比先前输出的数值大9，结果该程序实现了相位的累积。图6的8比特相位累加器的模拟波形如图所示fig6thediagramshowingthestimulatedwaveof 8bit phase-accum ator2.3.3正弦ROM表的FPGA实现使用相位累加器输出的数据作为波形存储器的采样地址，以完成从相位序列(相位代码)到幅度序列(幅度代码)的转换。 这里用ROM做着查找表。 n位的地址ROM相当于将1周期的正弦波信号离散为具有2n个振幅的序列，如果波形ROM中具有d位的数据位

13、，则2n个振幅可以用d位的二进制值硬化为FPGA的ROM，根据规定的地址的差异输出相应相位的正弦波信号的振幅编码，从而本文ROM表采用了64个采样点。 在该波形模拟中，如图7所示，在地址位从00H变化为20H时，可知输出信号值从FFH变化为00H，正好是正弦波的四分之一周期，结果，通过调查该ROM表，能够生成不同频率的正弦波图7正弦波形的模拟图fig7thediagramshowingaquarterofthestimulatedsinwave使用QuartusII7.2提供的BlockDiagram/SchematicFile，通过图形编辑器对上述各部分产生的symbol进行编辑并连接的话，

14、可以形成图1的虚线所示的部分，在编译后进行整体模块模拟可以将整体模块程序写入到适当的FPGA芯片中，将适当的D/A设备与其他外围电路组合，设计在调试后完成。三结语用FPGA实现MSK信号调制器，电路简单，设计灵活，修改和调试容易，可靠性高。 特别是对数控制振荡器的设计、正弦函数的ROM表，直接采用VHDL的CASE语句实现，避免了调用ROM块，降低了系统的设计规模，减少了对系统逻辑资料的需求， Altera的QuartusII7.2应用程序具有强大的开放性和综合性，可以利用其他EDA资源和高级设计方法，使其功能更完善、更强大。 从简单的接口电路设计到复杂的状态机，甚至“Sys-temon Chip”都能实现。 可编程特性带来了电路设计的灵活性，缩短了产品的“Time ToMarket”。参考文献1吉利萍MSK调制技术研究J计算机工程应用技术2009.18(4919-4920 )jili-pingresearchofmskmodulationtechnology j 计算机应用程序技术2009.18 (4919-4920 )2王兴亮达新宇林家薇数字通信原理和技术M西安电子科技大学出版社2002.7(180-181 )wangxingliangdaxinyulinjiaweiwangyuprincip