多核处理器体系结构

1、Multicore Programming,Instructor: Zhang Weizhe (张伟哲) Computer Network and Information Security Technique Research Center , School of Computer Science and Technology, Harbin Institute of Technology,多核处理器体系结构,3,提纲,多核处理器基本概念 多核处理器的发展格局 多核处理器软硬件挑战,4,多核处理器概念,片上多处理器（CMP，Chip Multiprocessor）- 基于单个半导体芯片上拥有两

2、个或多个一样功能、完整的处理核心，多核心通常共享2或3级cache。核的设计简单、功耗低。 CMP可分为同构多核和异构多核 计算内核相同，地位对等的称为同构多核 计算内核不同，地位不对等的称为异构多核 异构多核多采用“主处理核+协处理核”的设计,5,单核技术的瓶颈,多年来，在单线程性能方面已取得重大的进展 为提高单线程性能，采用了各种微体系结构技术 超标量发射 乱序发射 超流水技术 推测执行 但近年来，通过这些技术并未获得更好的性能 能量和存储延时问题，已经成为提高单线程性能的障碍 一些高频率芯片方案已被取消,6,能耗问题,能量消耗大约与主频成立方关系 P c * f 3 处理器能量的消耗已经

3、到了现有技术的极限 对于有足够多线程的应用 加倍并发线程的数目，能量消耗*2 减半线程的工作频率，能量消耗/8 故获得同等性能，能量仅为原来的1/4,7,多核技术的优势,多核的并行运行,在每个核中，线程是并发的,10,多核与多处理器的比较,多处理器：两个或两个以上的CPU及主板上的多个CPU插槽 多核处理器：一颗CPU搭载两个核芯，即1 die 2 cores ，即在一个单晶硅上集成了多个核芯,11,多核与多处理器的比较,双核 两个核在一个芯片内直接连接 多线程和多进程自动并行处理 热量消耗增加的很少 封装成本降低,两个处理器 两个分开的芯片通过外在系统总线连接 需要外在软件支持 更多的热量消

4、耗,12,多核与超线程的比较,超线程：Hyper-Threading Technology HT是Intel对SMT的实现，在最近的P4和Xeon处理器中有2个硬件线程 逻辑的、虚拟的双处理器 同时执行2个线程 性能提升,13,超线程与多核的比较（续）,14,超线程与多核的比较（续）,15,超线程与多核的比较（续）,16,超线程与多核的比较（续）,17,超线程与多核的比较（续）,18,超线程与多核的比较（续）,19,提纲,多核处理器基本概念 多核处理器的发展格局 多核处理器软硬件挑战,20,多核溯源,1997，IEEE计算机分会组织学术界讨论10亿晶体管级别微处理器结构，多核心处理器(CMP)

5、就被认为是未来最有扩展潜力的方案 Hammond L，Nayfeh B A，Olukotum K. A Single-Chip Multiprocessor. IEEE Computer，1997，30(9):79-85 2006年Yale Patt教授在IEEE建立60周年纪念演讲中多核心发展已经不再是何时发生、如何进行的问题，它已经是目前的趋势和已经发生的事实 Yale Pat. Computer Architecture Research and Future Mucroprocessor:Where Do We Go From Where? ISCA06,21,产业界多核处理器竞争激烈

6、,AMD公司的多核心处理器 Intel公司的多核心处理器 IBM公司的多核心处理器 SUN/HP公司的多核心处理器,22,AMD公司的多核心处理器,23,AMD公司的多核心产品,2005年针对企业级服务器Opteron多核心处理器 2005年Athlon 64和Sempron桌面芯片，Turion移动芯片 2007夏季代号为“Barcelona”的真四核AMD皓龙处理器，AMD真四核AMD皓龙处理器是全球首款将4颗处理核心集成到一个硅片上的x86 CPU。,24,AMD双核的核心技术,Toledo 64-byte line Both cores share the L2 cache 2MB 8

7、-way set associative; 64-byte line size 10 clock cycles latency; Write Back update policy,32,Intel双核的核心技术（续）,Shared between the two cores Advanced Transfer Cache architecture Reduced bus traffic Both cores have full access to the entire cache Dynamic Cache sizing,Enables Greater System Responsivenes

8、s,33,Intel双核的核心技术（续）,Streaming SIMD Extensions (SSE) Decoder Throughput Improvement,High Performance Computing Digital Photography Digital Music Video Editing Internet Content Creation 3D 缺点是硬件结构复杂，且软件改动较大。,50,多核处理器硬件挑战（续）,总线设计 传统微处理器中，Cache不命中或访存事件都会对CPU的执行效率产生负面影响，而总线接口单元（BIU）的工作效率会决定此影响的程度。 当多个CP

9、U核心同时要求访问内存或多个CPU核心内私有Cache同时出现Cache不命中事件时，BIU对这多个访问请求的仲裁机制以及对外存储访问的转换机制的效率决定了CMP系统的整体性能。,51,多核处理器硬件挑战（续）,低功耗设计 低功耗和热优化设计已经成为微处理器研究中的核心问题。CMP的多核心结构决定了其相关的功耗研究是至关重要的课题。 同时在操作系统级、算法级、结构级、电路级等多个层次上研究。每个层次的低功耗设计方法实现的效果不同抽象层次越高，功耗和温度降低的效果越明显。,52,多核处理器硬件挑战（续）,存储器墙 为了使芯片内核充分地工作，最起码的要求是芯片能提供与芯片性能相匹配的存储器带宽。

10、同样，系统也必须有能提供高带宽的存储器。所以，芯片对封装的要求也越来越高，虽然封装的管脚数每年以20%的数目提升，但还不能完全解决问题，而且还带来了成本提高的问题，为此，怎样提供一个高带宽，低延迟的接口带宽，是必须解决的一个重要问题。,53,多核处理器硬件挑战（续）,可靠性及安全性设计 一方面，处理器结构自身的可靠性低下，由于超微细化与时钟设计的高速化、低电源电压化，设计上的安全系数越来越难以保证，故障的发生率逐渐走高。 另一方面，来自第三方的恶意攻击越来越多，手段越来越先进，已成为具有普遍性的社会问题。现在，可靠性与安全性的提高在计算机体系结构研究领域备受注目,54,多核处理器软件挑战,程序

11、执行模型 多核处理器设计的首要问题是选择程序执行模型。程序执行模型的适用性决定多核处理器能否以最低的代价提供最高的性能。 当目标机器是多核体系结构时，产生的问题是: 多核体系结构如何支持重要的程序执行模型？是否有其他的程序执行模型更适于多核的体系结构？这些程序执行模型能多大程度上满足应用的需要并为用户所接受？,55,多核处理器软件挑战（续）,操作系统设计: 任务调度、中断处理、同步互斥 多核的中断处理和单核有很大不同。多核的各处理器之间需要通过中断方式进行通信，所以多个处理器之间的本地中断控制器和负责仲裁各核之间中断分配的全局中断控制器也需要封装在芯片内部。 另外,多核CPU是一个多任务系统。由