数字电子技术基础全套

1、.,数字电子技术基础,全套课件,.,第1章,数制与编码,.,1.1 模拟信号与数字信号,1.1.1 模拟信号与数字信号的概念,.,1.1.2 数字电路与模拟电路的区别,表1-1 数字电路与模拟电路的主要区别,.,1.1.3 数字电路的特点,(1) 稳定性好，抗干扰能力强。,(2) 容易设计，并便于构成大规模集成电路。,(3) 信息的处理能力强。,(4) 精度高。,(5) 精度容易保持。,(6) 便于存储。,(7) 数字电路设计的可编程性。,(8) 功耗小。,.,1.2 数字系统中的数制,1.2.1 十进制数表述方法,（1-1）,.,1.2.2 二进制数表述方法,（1-2）,如将 (11010.

2、101)2 写成权展开式为：,.,1.2.2 二进制数表述方法,二进制的加法规则是： 0 + 0 = 0 ，1 + 0 = 1 0 + 1 = 1 ，1 + 1 = 10,二进制的减法规则是： 0 0 = 0， 0 1 = 1（有借位） 1 0 = 1 ，1 1 = 0,二进制的乘法规则是： 0 0 = 0 ，1 0 = 0 0 1 = 0 ，1 1 = 1,二进制数除法： 11110 101 = 110 同样可以用算式完成：,.,1.2.3 十六进制数表述方法,（1-3）,(7F9)16 7162 + F161 + 9160,.,1.2.4 八进制数表述方法,八进制数的基数是8，它有 0、1

3、、2、3、4、5、6、7共八个有效数码。,（1-4）,.,1.3 不同数制间的转换,1.3.1 十六进制、二进制数与十进制数间的转换,从小数点开始向左按四位分节，最高位和低位不足四位时，添0补足四位分节，然后用一个等值的十六进制数代换。,将每个十六进制数用4位二进制来书写，其最左侧或最右侧的可以省去。,通常采用基数乘除法。,将对应的二、十六进制数按各位权展开，并把各位值相加。,.,1.3.1 十六进制、二进制数与十进制数间的转换,【例1-1】将二进制数(110101101)2转换为十进制数。 解：(110101101)2 125 + l24 + 023 + 122 + 021 + l20 +

4、12-1 + 02-2 + 12-3 32 + 16 + 0 + 4 + 0 + 1 + 0.5 + 0 + 0.125 (53625) D,【例1-2】 将十六进制数(4E5.8) H转换为十进制数。 解：(4E5.8) H 4(16)2 + E(16)1 + 5(16)0 + 8(16)-1 4256 + 1416 + 51 + 8(1/16) (1253.5) D,.,1.3.2 十进制数转换为二进制、十六进制数,【例1-3】 将(59.625)D转换为二进制数。,解：,即 (59.625)D=（101011.101)B,.,1.3.2 十进制数转换为二进制、十六进制数,【例1-4】 将

5、十进制数（427.34357)D转换成十六进制数。,解：,即 （427.34357)D=（1AB.58)16,.,1.3.3 二进制数与十六进制数之间的相互转换,【例1-5】 将二进制数（10110101011.100101)B转换成十六进制数。 解： 因为 10110101011.100101 = 0101 1010 1011.1001 0100 5 A B 9 4,所以（10110101011.100101)B =（5AB.94)H,.,1.3.3 二进制数与十六进制数之间的相互转换,【例1-6】 将十六进制数（75E.C6)H转换成二进制数。 解： 将每位十六进制数写成对应的四位二进制数

6、 （75E.C6 )H =（0111 0101 1110. 1100 0110)B =（111 0101 1110. 1100 011)B,.,1.3.3 二进制数与十六进制数之间的相互转换,【例1-7】将八进制数（5163)O转换成二进制数。 解：将每位八进制数码分别用三位二进制数表示，转换过程如下 (5163)O = (101 001 110 011)2 = (101001110011)2,八进制转二进制规则是，将每位八进制数码分别用三位二进制数表示，并在这个0和1构成的序列去掉无用的前导0即得。,.,1.4 数字系统中数的表示方法与格式,1.4.1 十进制编码,1. 8421 BCD码,

7、在这种编码方式中，每一位二进制代码都代表一个固定的数值，把每一位中的1所代表的十进制数加起来，得到的结果就是它所代表的十进制数码。由于代码中从左到右每一位中的1分别表示8、4、2、1（权值），即从左到右，它的各位权值分别是8、4、2、1。所以把这种代码叫做8421码。8421 BCD码是只取四位自然二进制代码的前10种组合。,.,1.4.1 十进制编码,2. 2421码,从左到右，它的各位权值分别是2、4、2、1。与每个代码等值的十进制数就是它表示的十进制数。在2421码中，0与9的代码、1与8的代码、2与7的代码、3与6的代码、4与5的代码均互为反码。,3. 余3码,余3码是一种特殊的BCD

8、码，它是由8421 BCD码加3后形成的，所以叫做余3码。,.,表1-2 三种常用的十进制编码,.,1.4.1 十进制编码,4. 格雷码, 二进制码到格雷码的转换 （1）格雷码的最高位（最左边）与二进制码的最高位相同。 （2）从左到右，逐一将二进制码的两个相邻位相加，作为格雷码的下一位（舍去进位）。 （3）格雷码和二进制码的位数始终相同。 格雷码到二进制码的转换 （1）二进制码的最高位（最左边）与格雷码的最高位相同。 （2）将产生的每个二进制码位加上下一相邻位置的格雷码位，作为二进制码的下一位（舍去进位）。,.,1.4.1 十进制编码,.,1.4.1 十进制编码,【例1-8】 把二进制数100

9、1转换成格雷码。 解：,二进制数到格雷码的转换,.,1.4.1 十进制编码,【例1-9】 把格雷码0111转换成二进制数。 解：,格雷码到二进制数的转换,.,1.4.2 十进制数的BCD码表示方法,【例1-10】 求出十进制数972.6510的8421 BCD码。 解：将十进制数的每一位转换为其相应的4位BCD码。 那么十进制数972.65就等于： 8421 BCD码： 1001 0111 0010.0110 01018421BCD，即 972.6510 = 100101110010.011001018421BCD,十进制 9 7 2 . 6 5,.,1.4.2 十进制数的BCD码表示方法,【

10、例1-11】 用余3码对十进制数 N = 567810进行编码。 解：首先对十进制数进行8421BCD编码，然后再将各的位编码加3即可得到余3码。,十进制 9 7 2 . 6 5,5 6 7 8 0101 0110 0111 1000 1000 1001 1010 1011 所以有：N =567810 = 1000 1001 1010 1011余3,.,1.4.3 字母数字码,【例1-12】 一组信息的ASCII码如下，请问这些信息是什么？ 1001000 1000101 1001100 1010000 解： 把每组7位码转换为等值的十六进制数，则有： 48 45 4C 50 以此十六进制数为

11、依据，查表1-4可确定其所表示的符号为：H E L P,.,1.4 数字系统中数的表示方法与格式,1.4.3 字母数字码,十进制 9 7 2 . 6 5,位765,位4321,.,1.4.4 码制,十进制 9 7 2 . 6 5,1. 原码表示法,十进制的+37和-37的原码可分别写成： 十进制数 + 37 - 37 二进制原码 0 100101 1 100101 符号位 符号位 小数 +53.625和-53.625的原码可分别写成： 十进制数 + 53.625 -53.625 二进制原码 0 110101.101 1 1101010.101 符号位 符号位 因此，整数原码的定义为：,.,1.

12、4.4 码制,2. 反码表示法,【例1-13】用四位二进制数表示十进制数+5和-5的反码。 解： 可以先求十进制数所对应二进制数的原码，再将原码转换成反码。 十进制数 + 5 5 二进制原码 0 101 1 101 二进制反码 0 101 1 010 符号位 符号位 即 +5反=0101 ，-5反= 1010。,.,1.4.4 码制,十进制 9 7 2 . 6 5,3. 补码表示法,（1）整数补码的定义：,.,【例1-14】用四位二进制数表示+5和-5的补码。 解： 解题的过程三步：先求十进制数所对应二进制数的原码，再将原码转换成反码，然后将反码变为补码。 十进制数 + 5 5 二进制原码 0

13、 101 1 101 二进制反码 0 101 1 010 二进制补码 0 101 1 010+1=1 011 符号位 符号位 即 +5补=0101 ，-5补= 1011。,（1）整数补码的定义：,.,十进制 9 7 2 . 6 5,（1）整数补码的定义：,3. 补码表示法,（1）整数补码的定义：,.,【例1-15】 求二进制数x = +1011，y = -1011在八位存贮器中的原码、反码和补码的表示形式。 解： 无论是原码、反码和补码形式，八位存贮器的最高位为符号位，其它位则是数值部分的编码表示。在数值部分中，对于正数，原码、反码和补码各位相同，而对于负数，反码是原码的按位求反，补码则是原码

14、的按位求反加1。所以，二进制数x和y的原码、反码和补码分别表示如下： x原码 = 00001011， x反码 = 00001011， x补码 = 00001011 y原码 = 10001011， y反码 = 11110100， y补码 = 11110101,（1）整数补码的定义：,.,【例1-16】求X=1001010的补码。 解： x补=28+(-1001010) =10000=1011 0110。,（1）整数补码的定义：,.,（2）定点小数(二进制小数)补码的定义,二进制小数的补码定义为,【例1-17】求X1=+0.101 1011和X2=0.101 1011的

15、补码。 解： X1补=0.101 1011 X2补=2+(-0.101 1011) =10-0.101 1011 =1.010 0101,.,1.4.5 用补码进行二进制数计算,.,1.4.5 用补码进行二进制数计算,【例1-18】设X=+101 1101,Y=+001 1010,求Z=X-Y。 解： (1) 原码运算 X原=0101 1101 ，Y原=0001 1010 因为|X|Y|,所以X作被减数，Y作减数，差値为正。,即Z原=0100 0011, 其真値为 Z=+100 0011。,.,1.4.5 用补码进行二进制数计算,【例1-18】设X=+101 1101,Y=+001 1010,

16、求Z=X-Y。 解： （2）反码运算 X反=0101 1101 ，Y反=1110 0101,即Z原=0100 0011, 其真値为 Z=+100 0011。,.,1.4.5 用补码进行二进制数计算,【例1-18】设X=+101 1101,Y=+001 1010,求Z=X-Y。 解： （3）补码运算 X补=0101 1101 ，Y补=1110 0110,即 Z补=0100 0011, 其真値为 Z=+100 0011。,舍弃,.,本 章 小 结,0和1,02N-1,07,09，AF,编码,代码,BCD码,余3码,格雷码,ASCII码,BCD码,原码,反码,补码,.,第2章,逻辑门功能及其电路特性

17、,.,2.1 基本逻辑门,2.1.1 逻辑代数的三种基本运算模型,图2-1 与、或、非逻辑说明示例,.,2.1 基本逻辑门,.,2.1.2 基本逻辑代数与逻辑符号,运算符号 “ ” “+”,非运算符号 “”,.,2.1.2 基本逻辑代数与逻辑符号,（a）矩形轮廓图形符号 (b)特定外型的图形符号,图2-2 与、或、非的图形符号,.,2.1.2 基本逻辑代数与逻辑符号,图2-3 3输入和8输入与门 图2-4 3输入或门和8输入或门,.,2.1.2 基本逻辑代数与逻辑符号,图2-5 2输入与门及其输入和 输出波形,(a)输入波形 (b)2输入与门 (c) 输出波形,.,2.1.2 基本逻辑代数与逻

18、辑符号,图2-6 2输入或门及其输入和输出波形,(a)输入波形 (b)2输入与门 (c) 输出波形,.,2.1.2 基本逻辑代数与逻辑符号,图2-7 非门及其输入和输出波形,(a)输入波形 (b)非门 (c) 输出波形,.,2.2 其他逻辑门及表述,2.2.1 与非门,(a) 与门和非门组合 (b)与非门,图2-8 二输入与非门的图形符号,其输出与输入之间的逻辑关系表达式为：,.,2.2.1 与非门,(a) 输入波形 (b) 与非门 (c)输出波形,图2-9 2输入与非门的输入/输出波形,.,2.2.2 或非门,图2-10 或非门的逻辑符号,输出与输入之间的逻辑关系可表达式为：,.,图2-11

19、 或非门的输入输出波形,2.2.2 或非门,.,2.2.3 异或门,图2-12 二输入异或门的逻辑符号,.,图2-13 异或门的输入输出波形,2.2.3 异或门,.,2.2.4 同或门,图2-14 二输入同或门的逻辑符号,.,图2-15 同或门的输入输出波形,2.2.4 同或门,.,2.3 其他辅助门电路,2.3.1 三态门,逻辑功能可表达为： 当EN = 1时（EN输入为高电平时），Y = A，即Y直接输出来自A的信号；而当EN = 0时，Y呈高阻态，即等同于断开状态，可表述为：Y = Z 。,逻辑功能可表达为： 当EN = 0时（EN输入为低电平时），三态门工作，即Y = A ，而当EN

20、= 1时，Y = Z 。,.,2.3.1 三态门,.,2.3.1 三态门,图2-18 三态门用于总线传输 图2-19 用三态门实现数据双向传输,.,2.3.2 集电极开路逻辑门,图2-20 OC与非门的开关级描述,图2-21 OC与非门的逻辑符号,.,2.3.2 集电极开路逻辑门,1.实现线与功能,.,2.3.2 集电极开路逻辑门,2.实现电平转换,图2-24 实现电平转换,.,2.3.2 集电极开路逻辑门,3. 用做驱动器,图2-25 驱动发光二极管,.,2.4 集成电路逻辑门,2.4.1 逻辑门及其基本结构与工作原理,图2-26 NMOS晶体管的图形符号,(a) NMOS晶体管 (b) N

21、MOS晶体管的两种简化符号,.,2.4.1 逻辑门及其基本结构与工作原理,图2-27 PMOS晶体管的图形符号,(a) PMOS晶体管 (b) PMOS晶体管的两种简化符号,.,2.4.1 逻辑门及其基本结构与工作原理,(a)MOS反相器结构 (b)MOS反相器另一种表示法,1.CMOS反相器（CMOS非门）工作原理,图2-28 CMOS反相器的开关模型,.,2.4.1 逻辑门及其基本结构与工作原理,2.CMOS或非门工作原理,.,2.CMOS或非门工作原理,图2-30 CMOS或非门的等效开关模型,2.4.1 逻辑门及其基本结构与工作原理,.,2.4.1 逻辑门及其基本结构与工作原理,3.C

22、MOS与非门工作原理,图2-31 CMOS与非门,.,3.CMOS与非门工作原理,图2-32 CMOS与非门的开关模型,(a)输入均为高电平 (b)输入中有一个高电平 (c)输入均为低电平,2.4.1 逻辑门及其基本结构与工作原理,.,2.4.2 TTL集成电路逻辑门及同类CMOS器件系列,74：标准TTL（Standard TTL）。 74L：低功耗TTL（Low-power TTL）。 74S：肖特基TTL（Schottky TTL）。 74AS：先进肖特基TTL（Advanced Schottky TTL）。 74LS：低功耗肖特基TTL（Low-power Schottky TTL）。

23、 74ALS：先进低功耗肖特基TTL（Advanced Low-power Schottky TTL）,.,2.4.2 TTL集成电路逻辑门及同类CMOS器件系列,.,2.4.3 集成电路门的性能参数,1. 器件的工作电源电压,TTL集成电路的标准直流电源电压为5V，最低4.5V，最高5.5V。,2. 逻辑器件的输入/输出逻辑电平,数字集成电路分别有四种不同的输入/输出逻辑电平。,.,2. 逻辑器件的输入/输出逻辑电平,标准TTL电路则有： 定义为逻辑0的低电平输入电压范围VIL ：00.8V。 定义为逻辑1的高电平输入电压范围VIH ：25V。 定义为逻辑0的低电平输出电压范围VOL ：不大

24、于0.3V。 定义为逻辑1的高电平输出电压范围VOH ：不小于2.4V 。,5V CMOS电路： 定义为逻辑0的低电平输入电压范围VIL ：0 0.5V。 定义为逻辑1的高电平输入电压范围VIH ：2.55V。 定义为逻辑0的低电平输出电压范围VOL ：不大于0.1V。 定义为逻辑1的高电平输出电压范围VOH ：不小于4.4V。,.,2. 逻辑器件的输入/输出逻辑电平,图2-33 标准TTL门的输入/输出逻辑电平,.,3逻辑信号传输延迟时间,图2-34 tPHL和tPLH的定义,.,4. 集成逻辑电路的扇入和扇出系数,图2-35 两种逻辑状态中的电流和电压,.,4. 集成逻辑电路的扇入和扇出系

25、数,【例2-1】 已知74ALS00的电流参数为IOL(max) = 8mA，IIL（max）= 0.1mA，IOH（max）= 0.4mA，IIH（max）= 20A。求一个74ALS00与非门输出能驱动多少个74ALS00与非门的输入。 解： 首先考虑低电平状态。在低电平状态下得到能被驱动的输入个数：,.,2.4.3 集成电路门的性能参数,5. 集成逻辑门器件的功耗,功耗,.,2.4.4 TTL与CMOS集成电路的传统接口技术,.,2.4.4 TTL与CMOS集成电路的传统接口技术,.,2.4.5 CMOS与TTL逻辑器件的封装,.,逻辑门,本 章 小 结,高电平,与非门,“线与”功能,扇

26、出系数,对数字IC的理解重点在于它们的输出与输入之间的逻辑关系和外部电气特性。,可编程逻辑器件,.,实 验,1、集成电路TTL和CMOS器件的逻辑功能和性能参数测试。 根据2.4节的原理，分别测试下列TTL器件和CMOS器件的功能和性能参数。 （1）测试74LS08（二输入端四与门）的逻辑功能 （2）测试74LS32（二输入端四或门）的逻辑功能 （3）测试74LS04（六反相器）的逻辑功能 （4）测试74LS00（二输入端四与非门）的逻辑功能 （5）测试74LS86（二输入端四异或门）的逻辑功能 （6）测试CD4002（四输入端二或非门）的逻辑功能 （7）测试CD4011（二输入端四与非门）的

27、逻辑功能,.,实 验,.,实 验,图2-54 74LS04六非门 图2-55 74LS32四或门 图2-56 74LS86四异或门,.,实 验,测试内容： （1）逻辑功能测试：在输入端输入高、低电平信号的不同组合，测出相应的输出逻辑电平。 （2）集成电路门的性能参数；分别测试标准TTL门和CMOS门的输入/输出逻辑电平。 （3）比较标准TTL器件和CMOS器件的性能特点，总结与门、或门、非门、与非、或非门、异或的逻辑规律。完成实验报告。,.,第3章,逻辑函数运算规则及化简,.,3.1 概 述,逻辑函数的表示方法如下： 设输入逻辑变量为A、B、C、 ，输出逻辑变量为F。 当A、B、C、 的取值确

28、定后，F的值就被唯一的确定下来，则称F是A、B、C、 的逻辑函数， 记为： F=f（A，B，C， ）,逻辑变量和逻辑函数的取值只能是0或1，没有其它中间值。,.,3.2 逻辑代数的运算规则,3.2.1 逻辑代数基本公理,公理1： 设A为逻辑变量，若A0，则A1；若Al，则A0。这个公理决定了逻辑变量的双值性。在逻辑变量和逻辑函数中的0和1，不是数值的0和1，而是代表两种逻辑状态。 公理2： 。式中点表示逻辑与，在用文字表述时常省略；加号表示逻辑或。 公理3： 。 公理4： 。 。 公理5： ； 。,.,3.2.2 逻辑代数的基本定律,（1）0-1律： 。 （2）自等律： 。 （3）重叠律： 。

29、 （4）互补律： 。 （5）还原律： 。 （6）交换律： 。 （7）结合律： 。,以上各定律均可用公理来证明，方法是将逻辑变量分别用0和1代入，所得的表达式符合公理2至公理5。,.,3.2.2 逻辑代数的基本定律,（8）分配律： 加（逻辑或）对乘（逻辑与）的分配律证明如下：,.,3.2.2 逻辑代数的基本定律,（9）吸收律： 证明：,(10) 等同律： 证明：,.,3.2.2 逻辑代数的基本定律,（11）反演律（摩根定理）,采用真值表法证明，反演律成立。,.,3.2.2 逻辑代数的基本定律,（12）包含律：,.,3.2.3 摩根定理,（1）逻辑变量“与”运算后取反等于各个逻辑变量分别取反的“或

30、”运算。 用公式表示如下：,（2）逻辑变量“或”运算后取反等于各个逻辑变量分别取反的“与”运算。 用公式表示如下：,上述两个定理也适用于多个变量的情形，如：,.,3.2.3 摩根定理,【例3-1】 应用摩根定理化简逻辑函数,解：反复应用摩根定理可得：,.,3.2.4 逻辑代数的基本规则,1代入规则,例 : A（B+C）=AB+AC，等式中的C都用（C+D）代替， 该逻辑等式仍然成立，即 A（B+（C+D）=AB+A（C+D）,任何一个含有变量A的逻辑等式，如果将所有出现A的位置都代之以同一个逻辑函数F，则等式仍然成立。,.,3.2.4 逻辑代数的基本规则,2反演规则,对于任何一个逻辑表式F，若

31、将其中所有的与“ ”变成或“+”，“+”换成“ ”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，则得到的结果就是 。,原则： (1) 注意保持原函数中的运算符号的优先顺序不变。,.,2反演规则,原则： (2) 不属于单个变量上的反号应保留不变。或不属于单个变量上的反号下面的函数当一个变量处理。,【例3-3】 已知 , 求 。,解法一：,解法二：,.,3对偶规则,对于任何一个逻辑表达式F，如果将式中所有的“ ”换成“+”，“+”换成“ ”，“0”换成“1”，“1”换成“0”，而变量保持不变，原表达式中的运算优先顺序不变。那么就可以得到一个新的表达式，这个新的表达式称为

32、F的对偶式F*。,.,3对偶规则,对偶式的两个重要性质： 性质1：若F（A，B，C，）=G（A，B，C，），则 F*=G* 性质2：（F* ）*= F,【例3-6】 证明函数 是一自对偶函数。 证明：,.,3.3 逻辑函数表述方法,3.3.1 逻辑代数表达式,3.3.2 逻辑图表述,.,3.3.3 真值表表述,【例3-8】 列出函数Y=AB+BC+CA的真值表。 解：,从真值表中可以看出，这是一个多数表决通过的逻辑函数，当输入变量A、B、C中有两个或两个以上为1时，输出变量Y为1。,.,3.3.4 卡诺图表述,(a) 2变量卡诺图 (b) 3变量卡诺图 (c) 4变量卡诺图,图3-2 2、3、

33、4变量的卡诺图,.,3.4 逻辑函数的标准形式,3.4.1 最小项表述,1最小项的定义 设有n个变量，它们所组成的具有n个变量的“与”项中，每个变量以原变量或反变量的形式出现一次，且仅出现一次，则这个乘积项称为最小项。,2最小项的性质 (a) 对于任何一个最小项，只有对应的一组变量取值，才能使其值为“1”。 (b) 相同变量构成的两个不同最小项逻辑“与”为“0”。 (c) n个变量的全部最小项之逻辑“或”为“1”，即： (d) 某一个最小项不是包含在逻辑函数F中，就是包含在反函数中。 n个变量构成的最小项有n个相邻最小项。 例， 与 是相邻最小项。,3.4.2 最大项表述,1最大项的定义 设有

34、n个变量，它们所组成的具有n个变量的“或”项中，每个变量以原变量或反变量的形式出现一次，且仅出现一次，这个“或”项称为最大项。,2最大项的性质 (a) 对于任何一个最大项，只有对应的一组变量取值，才能使其值为“0”。 例，只有变量ABCD=0000时（每一变量都为0时），才有A+B+C+D为“0”。 (b) 相同变量构成的任何两个不同最大项逻辑“或”为“1”。 例，M4+M6= (c) n个变量的全部最大项之逻辑“与”为“0”，即： (d) 某一个最大项不是包含在逻辑函数F中，就是包含在反变量 中。 (e) n个变量构成的最大项有n个相邻最大项。 例， 与 是相邻最大项。,3最小项与最大项的关

35、系 下标i相同的最小项与最大项互补，即 。 例如， ，即为： 。,.,3.4.3 标准与或表达式,【例3-9】将 展开为最小项之和的形式。,【例3-10】将 写成标准与或表达式。 。,.,3.4.4 标准或与表达式,【例3-11】将 =m（0，2，3，6）展开为最大项之积的形式。,【例3-12】 将 写成标准或与表达式。,.,3.4.5 两种标准形式的相互转换,对于一个n变量的逻辑函数F，若F的标准与或式由K个最小项相或构成，则F的标准或与式一定由 个最大项相与构成，并且对于任何一组变量取值组合对应的序号i，若标准与或式中不含mi，则标准或与式中一定含Mi。,【例3-13】 将标准与或表达式

36、表示为标准或与表达式。,.,3.4.6 逻辑函数表达式与真值表的相互转换,1由真值表求对应的逻辑函数表达式,.,3.4.6 逻辑函数表达式与真值表的相互转换,2由逻辑函数表达式求对应的真值表,.,3.5 逻辑代数化简法,3.5.1 并项化简法,【例3-14】 化简,【例3-15】 化简,【例3-16】 化简,.,3.5.2 吸收化简法,【例3-17】 化简,【例3-18】 化简,【例3-19】 化简,.,3.5.3 配项化简法,【例3-20】 化简,【例3-21】 化简,方法 ,.,3.5.3 配项化简法,【例3-22】 化简,方法 ,.,3.5.4 消去冗余项化简法,【例3-23】 化简,【

37、例3-24】 化简,【例3-25】 化简,.,3.5.4 消去冗余项化简法,【例3-26】 化简,.,3.5.4 消去冗余项化简法,【例3-27】 化简,解：(1) 先求出F的对偶函数，并对其进行化简：,(2) 求 的对偶函数，便得F的最简或与表达式:,.,3.6 卡诺图化简法,3.6.1 与或表达式的卡诺图表示,【例3-28】用卡诺图表示下面的标准与或表达式：,图3-4 标准与或表达式的卡诺图,解：,3.6.1 与或表达式的卡诺图表示,【例3-29】 用卡诺图表示逻辑函数： 解：,图3-5 非标准与或表达式的卡诺图例子,.,3.6.1 与或表达式的卡诺图表示,【例3-30】用卡诺图表示逻辑函

38、数：,图3-6 非标准与或表达式的卡诺图,解：在变量A、D取值均为00的所有方格中填入1；在变量B、C取值分别为0、1的所有方格中填入1，其余方格中填入0。,.,3.6.2 与或表达式的卡诺图化简,1卡诺图化简原理,图3-7 逻辑相邻最小项的概念,.,3.6.2 与或表达式的卡诺图化简,2卡诺图化简的步骤,步骤1：对卡诺图中的“1”进行分组，并将每组用“圈”围起来。,步骤2：由每个圈得到一个合并的与项。,步骤3：将上一步各合并与项相加，即得所求的最简“与或”表达式。,.,3.6.2 与或表达式的卡诺图化简,【例3-31】用卡诺图化简法求出逻辑函数： F（A, B, C, D）=m（2, 4,

39、5, 6, 10, 11,12,13, 14, 15）的最简与或式。,解：,F（A, B, C, D）=,【例3-32】某逻辑电路的输入变量为A、B、C、D，它的真值表如表所示，用卡诺图化简法求出逻辑函数F(A, B, C, D)的最简与或表达式。,解：,表3-4真值表,图3-9 例3-32的卡诺图,.,3.6.2 与或表达式的卡诺图化简,【例3-33】用卡诺图化简法求出逻辑函数： F(A, B, C, D) =m(0, 2, 3, 4, 6, 8, 10, 11, 12, 14) 的最简与或式。,解：,图3-10 例3-33的卡诺图,F（A，B，C，D） =,.,3.6.3 或与表达式的卡诺

40、图化简,1或与表达式的卡诺图表示,解：,图3-11 标准或与表达式的卡诺图,【例3-34】用卡诺图表示下面的标准或与表达式：,.,【例3-35】用卡诺图化简下面或与表达式：,解：,图3-12 例3-35的卡诺图,2或与表达式的卡诺图化简,.,解：,图3-13 例3-36的卡诺图,3.6.4 含无关项逻辑函数的化简,最小项表达式： 或者,【例3-36】化简下列函数： F(A, B, C, D) = m(0, 3, 4, 7, 11) +d (8, 9, 12, 13, 14, 15),.,解：,图3-14 例3-37的卡诺图,3.6.4 含无关项逻辑函数的化简,【例3-37】化简函数： ： 已知

41、约束条件为：,.,解：,图3-15 例3-38的卡诺图,3.6.5 多输出逻辑函数的化简,【例3-38】 化简下面多输出函数： F1=m（2，3，6，7，10，11，12，13，14，15） F2=m（2，6，10，12，13，14）,.,第4章,组合电路及其手工分析与设计,.,4.1 组合逻辑电路分析,4.1.1 组合逻辑电路的定义,( i=1，2，m),.,4.1.1 组合逻辑电路的定义,.,4.1.2 组合逻辑电路的手工分析步骤,（1）根据给定的逻辑电路，写出输出逻辑函数表达式； （2）用卡诺图或公式法化简逻辑函数表达式； （3）列出输入输出关系真值表； （4）根据真值表说明电路的逻辑功

42、能。,.,4.1.3 组合逻辑电路分析,1.单输出组合逻辑电路的分析,【例4-1】已知逻辑电路如图4-2所示，分析该电路逻辑功能。,解：（1）写出各输出的逻辑函数表达式：,（2）化简逻辑电路的输出函数表达式：,（3）列出真值表,表4-1 例4-1 真值表,（4）该电路实现的是同或逻辑功能。,.,2多输出组合逻辑电路的分析,【例4-2】已知逻辑电路如图4-3所示，分析该电路的逻辑功能。,图4-3 多输出组合逻辑电路图（来自QuartusII）,2多输出组合逻辑电路的分析,【例4-2】已知逻辑电路如图4-3所示，分析该电路的逻辑功能。,解： （2）根据化简后的逻辑函数表达式列出真值表,表4-2 例

43、4-2真值表,（3）逻辑功能说明。 该电路是一位二进制数比较器， 当AB时，L21；当AB时，L11；当AB时，L31。,注意：在确定该电路的逻辑功能时，输出函数L1、L2、L3应综合考虑。,.,4.2 组合逻辑电路手工设计方法,4.2.1 组合逻辑电路的一般设计步骤,（1）对实际逻辑问题进行逻辑抽象，确定输入、 输出变量；分别对输入、输出变量逻辑赋值的具体含义进行定义，然后根据输出与输入之间的逻辑关系列出真值表。 （2）根据真值表写出相应的逻辑函数表达式。 （3）将逻辑函数表达式化简，并转换成所需要的形式。 （4）根据最简逻辑函数表达式画出逻辑电路图。,4.2.2 组合逻辑电路的设计示例,【

44、例4-3】 用“与非门”或“或非门”设计一个表决电路。设计一个A、B和C共三人的表决电路。当表决某个提案时，多数人同意，则提案通过；同时A具有否决权。若全票否决，也给出显示。,表4-3 例4-3真值表,解：（1）进行逻辑抽象，建立真值表。设A具有否决权。按按钮表示输入1，不按按钮表示输入0；以X为1时表示提案通过；Y为1时表示提案全票否决。,图4-4 例4-3函数X的卡诺图,(2) 根据真值表求出函数X和Y的最简逻辑表达式。作出函数X的卡诺图。用卡诺图化简后得到函数的最简“与或”表达式为： 实现逻辑表函数的电路图。,(3) 将上述表达式变换成“与非”-“与非”表达式：,(4) 用“与非门”画出

45、实现上述逻辑表达式的逻辑电路图。,(5) 观察表4-3直接获得Y的逻辑表述,.,4.2.2 组合逻辑电路的设计示例,第一种方案。可以采用多路数据选择器。,图4-6 四选一数据选择器,图4-7 用数据选择器的实现方案,.,4.2.2 组合逻辑电路的设计示例,第二种方案。就是采用3线-8线译码器。,.,4.3 编码器,4.3.1 编码器的基本概念,图4-10 编码器框图,实现编码功能的电路称为编码器(encoder),.,4.3.2 二进制编码器,图4-11 3位二进制编码器框图,用n位二进制代码对M=2n个信号进行编码的电路叫二进制编码器。,1三位二进制编码器,表4-4 三位二进制编码器的真值表

46、,1三位二进制编码器,表4-5 简化真值表,.,图4-12 三位二进制编码器的逻辑图,1三位二进制编码器,图4-13 74LS148 的逻辑符号,2优先编码器,表4-6 74LS148真值表,.,表4-7 二-十进制编码器的真值表,4.3.3 二十进制编码器及其应用,DI8I9 CI4I5I6I7 BI2I3I6I7 AI1I3I5I7I9,图4-14 二十进制编码器逻辑图,.,表4-8 74LS147真值表,4.3.3 二十进制编码器及其应用,图4-15 74LS147的逻辑符号,图4-16 用二片8-3线优先编码器扩展为16-4线优先编码器,【例4-4】用二片8-3线优先编码器74LS14

47、8扩展为16-4线优先编码器，逻辑电路图如图所示。试分析其工作原理。,表4-9 16-4优先编码器真值表,解：,.,图4-17 译码器结构框图,4.4.1 译码器的概念,4.4 译码器,.,表4-10 三位二进制译码器真值表,4.4.2 二进制译码器,.,图4-18 三位二进制译码器逻辑图,4.4.2 二进制译码器,图4-19 74LS138逻辑符号图,.,表4-11 4线-10线译码器74LS42的真值表,4.4.3 二-十进制译码器,图4-20 74LS42逻辑图,4.4.4 用通用集成译码器实现逻辑函数,【例4-5】试用译码器74LS138和与非门实现逻辑函数：,图4-21 例4-5逻辑

48、电路图,解：,.,图4-23 七段数码管电路结构,4.4.5 显示控制译码器,1. 七段数码显示器,图4-24十进制数的显示效果,表4-13 共阳极数码管段选码表,.,表4-14 74LS48真值表,4.4.5 显示控制译码器,2. 七段显示译码器,图4-25 74LS48逻辑符号,【例4-7】用一片74LS48和一片74LS138实现八位数码管的八位十进制数显示。,3. 多数码管动态显示控制方法,图4-26 用74LS48和74LS138实现八位十进制数动态扫描显示,解：,.,4.5.1 数据选择器,4.5 数据选择器与数据分配器,图4-27 2n选一数据选择器示意图,.,4.5.1 数据选

49、择器,表4-15 四选一数据选择器真值表,图4-28 四选一数据选择器逻辑符号,4.5.1 数据选择器,表4-16 74LS151真值表,(a) 8选1数据选择器74LS151 (b) 双4选1选择器74LS153 (c) 三2选1选择器74LS157,图4-29 数据选择器逻辑功能图,.,4.5.2 用数据选择器实现逻辑函数,图4-30 八选一选择器连成一个两位八选一选择器,图4-31 八选一选择器接成十六选一选择器,.,4.5.2 用数据选择器实现逻辑函数,【例4-8】试用八选一数据选择器74LS151实现逻辑函数：,解：,图4-32 例4-8的逻辑电路图,.,4.5.3 数据分配器,图4

50、-33 数据分配器示意图,.,4.5.3 数据分配器,图4-34 1路-4路数据分配器的逻辑符号,表4-17 1路-4路数据分配器真值表,.,4.5.3 数据分配器,图4-35用74LS138构成1路-8路数据分配器电路,.,4.6.1半加器,4.6 加法器,表4-18 半加器真值表,图4-36 半加器的逻辑电路图和逻辑符号,.,4.6.2 全加器,表4-19全加器真值表,图4-37 全加器的逻辑电路图和逻辑符号,.,4.6.3 多位加法器,1串行进位加法器,图4-38 四位二进制串行进位加法器,.,4.6.3 多位加法器,2并行进位加法器（超前进位加法器）,图4-39加法器逻辑图,.,4.6

51、.4 加法器应用示例,【例4-9】试采用四位全加器74LS83完成8421BCD码到余3码的转换。 解：,图4-40 8421码转换到余3码的电路,.,4.7.1 一位数值比较器,4.7 比较器,表4-20 一位数值比较器的真值表,当AB时L11；AB时L21；AB时L31,.,4.7.2 集成数值比较器,表4-21 74LS85功能真值表,图4-41 74LS85的逻辑图,.,4.7.3 集成数值比较器应用举例,图4-42 两片四位二进制数值比较器串联扩展为8位比较器,.,4.7.3 集成数值比较器应用举例,图4-43 参数可设置宏模块16位数值比较器,.,4.7.3 集成数值比较器应用举例

52、,数据输出 Y,图4-44 五片四位二进制数值比较器并联扩展成的16位比较器,.,4.8 广义译码器概念,真值表是任何组合电路的设计必经的，且最基本的建模形式。,对于任何类型的组合电路的设计就归结为一个既定功能的广义译码器的设计，而一个针对广义译码器设计建模的关键是给出对应的真值表。,广义译码器的引入有利于在认识上将各类组合逻辑电路的设计简化成一张真值表的表达，同时使传统的数字技术概念和设计方法顺利地过渡到对现代自动设计技术的理解和把握，甚至包括对以后将要介绍的时序电路的结构、功能和设计的深入理解和高效设计奠定重要的基础。,.,4.9 可编程逻辑器件的结构与原理,数据输出 Y,4.9.1 PL

53、D概述,图4-45 基本PLD器件的原理结构图,.,4.9.2 可编程逻辑器件的发展历程,20世纪70年代 PROM和PLA器件 20世纪70年代末 PAL器件 20世纪80年代初 GAL器件 20世纪80年代中期 FPGA器件、CPLD器件 20世纪80年代末 CPLD器件 20世纪90年代后至本世纪初 PLD器件、SOPC,.,4.9.3 可编程逻辑器件的分类,图4-46 按集成度(PLD)分类,.,4.9.3 可编程逻辑器件的分类,.,4.9.4 简单PLD结构,1电路符号表示,图4-47 PLD的互补缓冲器 图4-48 PLD的互补输入 图4-49 PLD中与阵列表示,.,4.9.4

54、简单PLD结构,1电路符号表示,图4-50 PLD中或阵列的表示 图4-51 PLD中连接的表示,.,2PROM,图4-52 PROM表达的PLD阵列图,.,2PROM,图4-53 函数F的逻辑结构图和PLD结构图,【例4-10】 图4-53（a）给出了函数F的逻辑图，假设与阵列和或阵列都是可编程的，试画出相应的PLD结构图。,解：,.,3PLA,图4-54 PLA部分逻辑阵列示意图,.,4PAL,图4-55 PAL结构 图4-56 PAL的常用表示,.,4.9 可编程逻辑器件的结构与原理,4.9.4 简单PLD结构,4PAL,图4-57 信号为PAL16V8的部分结构图,.,4.10 组合逻辑电路的竞争与冒险,图4-58 存在逻辑冒险的电路示例,图4-59 电路图4-45假设的仿真波形,.,1.代数法,4.10.1 险象的判断,【例4-11】某逻辑函数表达式为,试判断该逻辑电路是否可能产生险象。 解：表达式中B以原变量和反变量的形式出现。 假设输入变量A=C=1，将A、C的値代入表达式，得 ， 理论上无论B为何値，该函数表达式F的値恒为1。 当B发生变化时，可能使电路产生险象。,.,2.卡诺图法,4.10.1 险象的判断,