双稳态触发器

1、特点：电路在某个时间的输出值（状态）仅仅取决于同一时间的各输入值（状态）。,组合逻辑电路,数字电路,时序逻辑电路,特点：电路在某个时间的输出值（状态）不仅取决于当时的各输入值（状态），而且还和电路以前的状态有关。,第十三章触发器和时序逻辑电路,组合逻辑电路,数字电路,时序逻辑电路,具有记忆功能的逻辑单元，它的输出端有两种可能的稳定状态，可用来输入和存储二值逻辑的0态或1态。,要求电路中有能够记忆（存储）原有状态（0态或1态）的单元电路。,触发器,门电路组成,触发器组成,，字母上的一横表示低电平有效。,13-1双稳态触发器,一、RS触发器,1.基本RS触发器,（1）电路的组成和逻辑功能,规定：,

2、即以Q端的状态作为触发器的状态。,Q=1，为整个触发器的1状态；,Q=0，为整个触发器的0状态；,置1端或置位端,置0端或复位端,一、RS触发器,1.基本RS触发器,0,1,逻辑状态表,不定,0,0,不变,1,1,1,0,0,1,0,1,1,0,0,1,1,0,0,1,“不定”是指当输入信号取消后，输出状态是随机的。,注,一、RS触发器,1.基本RS触发器,图中小圆圈在输出端表示逻辑非，在输入端表示低电平有效。,注,一、RS触发器,1.基本RS触发器,（2）应用举例,可用由门电路和触发器组成的逻辑电路，来实现带有自锁、互锁环节的继电器的控制作用。,设计由与非门、基本RS触发器等元器件组成的数字

3、式两人竞赛抢答电路。,例题,图中,SB1、SB2两个参赛人的（动断）按钮；,HL1、HL2对应的信号灯；,SB主持人按钮。,一、RS触发器,1.基本RS触发器,（2）应用举例,设计由与非门、基本RS触发器等元器件组成的数字式两人竞赛抢答电路。,例题,可以看出：,主持人按一下SB,T1、T2截止,HL1、HL2均不亮,Q1=Q2=0,1.基本RS触发器,（2）应用举例,设计由与非门、基本RS触发器等元器件组成的数字式两人竞赛抢答电路。,例题,在开始抢答后，若SB1先按：,T1导通,HL1亮,Q1=1,SB2失效（实现互锁）,由于触发器有记忆功能，SB1停按后，Q11保持不变（实现了自锁），HL1

4、继续亮，直到主持人复位。,一、RS触发器,一、RS触发器,1.基本RS触发器,（2）应用举例,设计由与非门、基本RS触发器等元器件组成的数字式两人竞赛抢答电路。,例题,同理，若SB2先按：,T2导通,HL2亮,Q2=1,SB1失效（实现互锁）,并在SB2停按后，Q21保持不变（实现了自锁）,HL2继续亮，直到主持人复位。,一、RS触发器,2.同步RS触发器,在数字电路中为了协调各有关逻辑部件的动作，通常要求触发器都受同步脉冲信号控制，有节拍地反应同一时刻的输入状态，这个同步脉冲信号称为时钟脉冲（信号）。,在同步时钟脉冲作用下才按输入信号改变状态的触发器。,时钟脉冲（CP）,同步触发器（或时钟触

5、发器）,一、RS触发器,当CP=0时，G3、G4两输入门关闭（称为封锁），输入信号R、S不起作用。触发器维持原状态不变。,（1）逻辑电路和逻辑符号,当CP=1时，G3、G4两输入门开放，R、S两端的输入信号能经过G3、G4两门作用于基本RS触发器上。触发器的状态将随R、S状态的变化而变化。,2.同步RS触发器,一、RS触发器,（2）逻辑功能（当CP=1时）,逻辑状态转换表,1,0,0,1,Qn第n个时钟脉冲到来前（CP=0），触发器的初态。,Qn1第n个时钟脉冲到来后（CP=1），触发器的次态。,0,1,1,0,2.同步RS触发器,一、RS触发器,（3）逻辑功能的不足之处,存在着输出状态不定的

6、情况，使用时要避免。,在时钟脉冲到来（CP=1）期间内，R、S状态的变化都将引起触发器状态的相应改变，有可能在CP=1期间发生多次翻转。这时如果有干扰信号出现在输入端，也可能作出反应，出现不正常的逻辑状态。这就限制了这种触发器的使用范围。,2.同步RS触发器,1电平触发型D触发器,二、CMOSD触发器,图(a)所示D触发器由CMOS传输门和非门（反相器）构成，图(b)是它的逻辑符号。,CMOS传输门组成的电平触发型D触发器,1电平触发型D触发器,当CP=1时，传输门TG1导通、TG2截止，Q=D。在整个CP=1期间，Q输出状态都随着输入信号D的状态而改变。,二、CMOSD触发器,1电平触发型D

7、触发器,当CP=0时，传输门TG1截止、TG2导通，由于非门G1输入端极间电容CH的存储效应，短时间内G1输入端仍然保持了TG1截止前瞬间的状态，因而这一状态被由G1、G2和TG2构成的状态自锁回路保存下来。在整个CP=0期间，因为TG1处于截止状态，所以D的状态变化不会反映到输出端Q。,二、CMOSD触发器,1电平触发型D触发器,CMOS传输门组成的电平触发型D触发器的逻辑功能见表。其波形图举例如图所示，设触发器的初始状态Q0=0。,电平型D触发器的逻辑功能表,电平触发型D触发器波形图,二、CMOSD触发器,2边沿触发型D触发器,如果D触发器的次态Qn+1仅仅取决于CP信号的上升沿或下降沿到

8、达时刻输入信号D的状态，则触发器的可靠性和抗干扰能力将得到本质性的提高，这种D触发器被称为边沿触发型D触发器。,二、CMOSD触发器,2边沿触发型D触发器,图示是用两个电平触发型D触发器FF0和FF1构成的上升沿触发的边沿型D触发器。,边沿触发型D触发器,二、CMOSD触发器,2边沿触发型D触发器,而CP1=0，FF1的输出Q保持原来的状态不变。,CP=0时，CP0=1，FF0的输出Q0跟随D的状态，；,二、CMOSD触发器,2边沿触发型D触发器,CP由0变为1时（即CP的上升沿到来时），CP0由1变为0，FF0的输出Q0保持住上升沿到来前一瞬间的D状态；而CP由0变为1，FF1的输出Q=Q0

9、，所以输出端Q被置成了CP上升沿到来前那一瞬间的D的状态，而与在此之前和之后D的状态都无关。,二、CMOSD触发器,2边沿触发型D触发器,CMOS传输门组成的边沿触发型D触发器的逻辑功能见表。它表明了D触发器的状态Qn+1和输入信号D的关系。,边沿型D触发器的逻辑功能表,可用其特征方程表述为：,Qn+1=D,二、CMOSD触发器,2边沿触发型D触发器,其波形图举例如图所示，设触发器的初始状态Q0=0。,边沿触发型D触发器波形图,二、CMOSD触发器,三、CMOSJK触发器,图示是边沿触发型JK触发器的电路结构图，它是在边沿型D触发器的基础上增加了G1、G2和G3三个逻辑门而成。CP信号经过反相

10、器G4后送给上升沿触发的D触发器部分，所以这个JK触发器是CP下降沿触发的。,边沿型JK触发器,(b)逻辑符号,JK触发器的逻辑符号如图所示。CP下降沿触发用信号输入端的小圆圈表示，如果是上升沿触发就没有小圆圈。S是置位端，R是复位端。JK触发器是逻辑功能最齐全的触发器。,三、CMOSJK触发器,由图可知，所以，该方程反映了JK触发器的次态Qn+1和现态Qn、输入信号J、K的关系，称为JK触发器的特性方程。,三、CMOSJK触发器,特性方程是描述触发器功能的一种重要形式。由特性方程可以很容易地得到逻辑功能表如表所示。,边沿型JK触发器的逻辑功能表,三、CMOSJK触发器,边沿触发型JK触发器的

11、波形图举例如图所示，设触发器的初始状态Q0=0。,边沿型JK触发器波形图,三、CMOSJK触发器,当T=1时，CP来到后，触发器翻转，次态和初态相反，；,当T=0时，CP来到后，触发器保持初态，。,四、T触发器和触发器的转换,1.T触发器,特性方程,逻辑功能,逻辑状态转换表,逻辑符号,2.T触发器,T触发器的T输入端固定接高电平，T=1时，,即每来一个CP脉冲，触发器就要翻转一次，可用做计数器。这种触发器称为T触发器，又称计数触发器。,与T触发器的逻辑符号相同，只是T端加的是1。,四、T触发器和触发器的转换,逻辑符号,3.JK触发器或D触发器转换成T或T触发器,图中，JK触发器,转换成T触发器,由于：J=K=T,四、T触发器和触发器的转换,触发器可以通过外部接线加以转换，转换后，逻辑功能改变，但触发方式不变。,3.JK触发器或D触发器转换成T或T触发器,图中，JK触发器,转换成T触发器,由于：J=K=1,四、T触发器和触发器的转换,3.JK触发器或D触发器转换成T或T触发器,图中，D触发器,转换成T触发器,由于：,四、T触发器和触发器的转换,五、集成触发器的型号,市场上主要供应JK触发器和D触发器：,因为JK触发器功能最齐全，D触发器使用最方便，并且都可以转换成其他类型的触发器。,在讲述各种触发器的电路组成和逻辑功能时，往往用与非门等门电路