电第3章35 VHDL操作符

1、CPLD/FPGA技术与应用,孙静 物理与机械电子工程学院,第 3 章 VHDL设计初步,3.5 VHDL操作符【P331 9.9】,操作符又称为运算符，其操作对象称为操作数。操作符和操作数相结合就构成了各种VHDL表达式。 与其他高级语言相似，VHDL有着丰富的操作符，主要有四类常用的操作符，分别是逻辑操作符、算术操作符、关系操作符和符号操作符。 此外还有并置操作符。,CPLD/FPGA技术与应用,3.5 VHDL操作符,对于VHDL中的操作符与操作数间的运算有两点需要特别注意： 严格遵循在基本操作符间操作数是同数据类型的规则。 严格遵循操作数的数据类型必须与操作符所要求的数据类型完全一致。

2、,CPLD/FPGA技术与应用,3.5 VHDL操作符,操作符的优先级顺序为：,CPLD/FPGA技术与应用,逻辑操作符,包括一元逻辑操作符和二元逻辑操作符： 一元逻辑操作符：NOT(非) 二元逻辑操作符：AND(与)、OR(或)、NAND (与非)、NOR(或非)、XOR(异或)、XNOR(同或) 逻辑操作符可以对“STD_LOGIC”和“BIT”等逻辑型数据、“STD_LOGIC _VECTOR”逻辑型数组及布尔数据进行逻辑运算。 【注意】 操作符的左边和右边，以及代入的信号的数据类型必须是相同的。,CPLD/FPGA技术与应用,逻辑操作符,【注意】 在VHDL中，逻辑操作符左右没有优先组

3、合的区别，一个表达式中如果有多个逻辑操作符，运算顺序的不同可能会影响运算结果，就需要用括号来解决组合顺序的问题。如： q = a AND b OR NOT c AND d； 这条语句在编译时会给出语法错误信息，可以加上括号改为： q = (a AND b) OR (NOT (c AND d)； 如果逻辑表达式中只有AND、OR、XOR这3个操作符中的一种，可以不加括号，因为对于这三种逻辑运算来说，改变运算顺序不会影响逻辑结果。,CPLD/FPGA技术与应用,P333【例9-22】 SIGNAL a, b, c: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL d,

4、e, f, g: STD_LOGIC_VECTOR (1 DOWNTO 0); SIGNAL h, i, j, k: STD_LOGIC; SIGNAL l, m, n, o, p: BOOLEAN; a=b AND c; - b、c相与后向a赋值，a、b、c的 - 数据类型同属4位长的位矢量 d=e OR f OR g; - 两个操作符OR相同，不必加括号 h= (i NAND j) NAND k; - NAND不属于上述三种算符中的一种， - 必须加括号 l= (m XOR n) AND (o XOR p); - 操作符不同，必须加括号 h= i AND j AND k; - 两个操作符都

5、是AND，不必加括号 h=i AND j OR k; - 两个操作符不同，未加括号，表达错误 a=b AND e; - 操作数b与e的位矢长度不一致，表达错误 h=i OR l; - i的数据类型是位STD_LOGIC， - 而l的数据类型是布尔量BOOLEAN， - 因而不能相互作用，表达错误,CPLD/FPGA技术与应用,关系操作符,包括= 、/= 、= 、= 。 关系操作符的使用规则如下： 两个对象进行比较时，数据类型一定要相同。 (等于)和/(不等于)适用于所有数据类型的对象之间的比较。 大于、小于、大于等于、小于等于适用于整数、实数位、位矢量及数组类型的比较。 符号有两种含义：代入符

6、和小于等于符，要根据上下文判断。 两个位矢量类型的对象比较时，自左至右，按位比较。,CPLD/FPGA技术与应用,P334【例9-23】 ENTITY relational_ops_1 IS PORT(a, b : IN BIT_VECTOR (0 TO 3); m : OUT BOOLEAN ); END relational_ops_1; ARCHITECTURE example OF relational_ops_1 IS BEGIN m = (a=b);-P334，例9-23和9-24有错 END example;,关系操作符,CPLD/FPGA技术与应用,算术操作符,包括一元算术操作

7、符和二元算术操作符： 一元算术操作符： +(正号)、-(负号)、ABS(求绝对值) 二元算术操作符： + 、- 、* 、/ 、MOD(求模)、REM(求余)、*(乘方运算),CPLD/FPGA技术与应用,【例】 SIGNAL a, b, c, d, e, f, g, h : INTEGER RANGE 0 TO 15; a = b*4; c = d/4; e = f MOD 4; g = h REM 4;,算术操作符,CPLD/FPGA技术与应用,P336【例9-28】 SIGNAL a, b : INTEGER RANGE -8 to 7; SIGNAL c : INTEGER RANGE

8、0 to 15; SIGNAL d : INTEGER RANGE 0 to 3; a = ABS(b); c = 2 * d;,算术操作符,CPLD/FPGA技术与应用,移位操作符,包括SLL(逻辑左移)、SRL(逻辑右移)、SLA(算术左移)、SRA(算术右移)、ROL(逻辑循环左移)、ROR(逻辑循环右移) 。 移位操作符的使用规则如下： 逻辑移位用0填补移空的位。 算术移位把首位看作符号位，移位时保持符号不变，因此移空的位用最初的首位来填补。 循环移位是用移出的位依次填补移空位。 移位操作符的语句格式是： 标识符 移位操作符 移位位数;,CPLD/FPGA技术与应用,【例】 10011

9、011 SLL 1; - 00110110 -逻辑左移1位，移空位用0填补 11011010 SLA 1; - 10110101 -算术左移1位，移空位用符号位1填补 10011011 ROL 2; - 01101110 -循环左移2位，移出的10依次填补移空位,移位操作符,CPLD/FPGA技术与应用,P337【例9-29】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input : IN STD_LOGIC_VECTOR (

10、2 DOWNTO 0 ); Output : OUT BIT_VECTOR ( 7 DOWNTO 0 ); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN Output = 00000001 SLL CONV_INTEGER ( input ); END behave;,移位操作符,标准二进制数转换成整型数,CPLD/FPGA技术与应用,并置操作符P74,并置操作符 abc(0)=b,CPLD/FPGA技术与应用,【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEE

11、E.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder4to8 IS PORT ( A,B : IN BIT_VECTOR ( 3 DOWNTO 0 ); EN: IN BIT; Output : OUT BIT_VECTOR ( 7 DOWNTO 0 ); END decoder4to8; ARCHITECTURE behave OF decoder4to8 IS BEGIN TEMP = B AND (EN ,并置操作符,CPLD/FPGA技术与应用,并置操作符,并置操作符也可通过使用集合体的方式实现,即将并置操作符转换成逗号。 如： TEMP = B AND (EN,EN,EN