组合逻辑电路课件

1、第六章组合逻辑电路，学习要点：组合电路的分析和设计方法使用数据选择器和解码器的逻辑设计方法逻辑功能和中型集成电路的使用，如加法器，编码器和解码器；第6章组合逻辑电路，6.2组合逻辑电路的分析和设计方法，6.3编码器，6.4解码器，6.5数据选择器和分配器，6.6加法器和数字比较器，返回主目录，6.1概述，6.7组合逻辑电路中的竞争和冒险，和6.1概述。在数字电路中，数字电路可以分为组合逻辑电路和时序逻辑电路。组合逻辑电路：输出仅由输入决定，与电路的当前状态无关；电路结构中没有反馈回路(没有记忆)。按此按钮返回主菜单，6.2组合逻辑电路的分析和设计方法，6.2.1组合逻辑电路的分析方法，6.2.

2、2组合逻辑电路的设计方法，退出，6.2.1组合逻辑电路的分析方法，逻辑图，逻辑表达式，1，1，最小化和最简单的与或表达式，3，真值表，3，4，电路的逻辑功能，当输入a，b和c中的两个或三个为1时，输出y为1，否则输出y为0。因此，这条线路实际上是一条三人投票的组合线路：只要有两三票赞成，投票就会通过。4，逻辑图，逻辑表达式，示例：最简单的“与-或”表达式，真值表，由与非门实现，电路的输出y只与输入a和b相关，而与输入c无关。当a和b都为1时，y=0。因此，y、a和b之间的逻辑关系是“与非”运算。电路的逻辑功能，真值表，电路功能描述，6.2.2组合逻辑电路的设计方法，例如：设计一个楼上楼下开关的

3、控制逻辑电路来控制楼梯上的路灯，这样在上楼之前，用楼下的开关开灯，上楼之后，用楼上的开关关灯；或者在下楼前用楼上的开关开灯，下楼后用楼下的开关关灯。把楼上的开关设为a，楼下的开关设为b，灯泡设为y.当a和b向左边收敛时设为0，向右边收敛时设为1。灯亮时y为1，灯灭时y为0。根据逻辑要求列出真值表。1，穷举法，1，(见教材p16例2.2.1)，2，逻辑表达式或卡诺图，最简单的“与”或表达式，简化，3，2，最简单的“与”或表达式，4，逻辑变换，5，逻辑电路图，由“与非”门和“异或”门实现举重比赛有三名裁判员，一名裁判员和两名副裁判员。杠铃完全举起的决定是由每个裁判按下他面前的按钮决定的。只有当两个

4、或两个以上的裁判判断成功，其中一个是主裁判时，表示成功的灯才会亮起。将裁判设置为变量a，副裁判分别设置为b和c；成功或失败的指示灯为“是”，真值表根据逻辑要求列出。1，穷举方法，1，2，2，逻辑表达式，3，卡诺图，最简单的“与”或表达式，简化，4，5，逻辑变换，6，逻辑电路图，3，简化，4，1，1，1，2，1，1，2，1，1，2，1，1，2，1，1，2，1，2，1，2，1，2，3，1，2，1，2，2，3，3，3组合电路的基础是逻辑代数和门电路。组合电路的逻辑功能可以用逻辑图、真值表、逻辑表达式、卡诺图和波形图等五种方法来描述，这五种方法在本质上是相通的，可以相互转换。组合电路的设计步骤：用逻辑

5、图写出逻辑表达式，简化逻辑表达式，列出真值表的逻辑函数描述。组合电路的设计步骤：列出真值表，编写逻辑表达式或绘制卡诺图，简化和转换逻辑表达式，绘制逻辑图。在许多情况下，如果组合功能是由中、大规模集成电路实现的，就可以事半功倍。6.3编码器、6.3.1二进制编码器、6.3.2二进制-十进制编码器、出口、6.3.2优先编码器，实现编码操作的电路称为编码器。，6.3.1二进制编码器，3位二进制编码器，输入8个互斥信号，输出3位二进制码，真值表，逻辑表达式，逻辑图，6.3.2二进制-十进制编码器，8421 bcd码编码器，输入10个互斥数字输出4位二进制码，真值表，逻辑表达式，逻辑图，1，让i7优先级

6、最高，然后i6，依此类推，i0优先级最低。真值表，6.3.3优先级编码器，逻辑表达式，逻辑图，8行-3行优先级编码器。如果要求输出和输入为反向变量，只需在图中的每个输出和输入上添加反相器。2.集成3位二进制优先级编码器，集成3位二进制优先级编码器74ls148，集成3位二进制优先级编码器74ls148真值表，输入：逻辑0(低电平)有效，输出：逻辑0(低电平)有效，*集成级联3位二进制优先级编码器74ls148，16行-4行优先级编码器，3实现编码操作的电路称为编码器。编码器分为二进制编码器和十进制编码器。每个解码器的工作原理相似，设计方法相同。集成二进制编码器和集成十进制编码器都采用优先级编码

7、方案。6.4解码器、6.4.1二进制解码器、6.4.2二进制-十进制解码器、6.4.3数字显示解码器、出口、6.4.4使用解码器实现组合逻辑功能，翻译具有特定含义信息的二进制代码的过程称为解码，而实现解码操作的电路称为解码器。6.4.1二进制解码器，如果二进制解码器有n个输入端，那么有2n个输出端，它们对应于输入码的每个状态，2n个输出端中只有一个是1(或0)，其余都是0(或1)。二进制解码器可以解码输入变量的所有状态，因此也称为变量解码器。1，3位二进制解码器，真值表，输入：3位二进制代码输出：8个互斥信号，逻辑表达式，逻辑图，电路特征：由与门组成的阵列，2，集成二进制解码器74ls138，

8、a2，a1和a0是二进制解码输入和解码输出(低电平有效)，g1，a0是选通脉冲。g11合并时，解码器处于工作状态。当g10为或时，解码器处于禁止状态。真值表，输入：自然二进制码，输出：低电平有效，0，3，74ls138级联，二进制-十进制解码器的输入为十进制数的4位二进制码(bcd码)，分别用a3、a2、a1和a0表示；输出10个信号，对应10个十进制数，用y9y0表示。因为二进制-十进制解码器有4条输入线和10条输出线，所以它也被称为4线-10线解码器。6.4.2二进制-十进制解码器，1，8421 bcd码解码器，将二进制-十进制码转换成十进制数字信号的电路称为二进制-十进制解码器。真值表，

9、逻辑表达式，逻辑图。如果“与”门被“与非”门取代，输出为反向变量，这意味着低电平有效。8421 bcd码解码器74ls 22，6.4.3数字显示解码器，1，7段半导体数字显示器，用于驱动各种显示设备，将二进制码表示的数字、字符和符号转换成人们习惯直观显示的形式，称为显示解码器。b=c=f=g=1，c=d=e=0，c=d=e=f=g=1，a=b=0，公共阴极，2，7段显示解码器，真值表仅适用于公共阴极led，真值表，卡诺图、逻辑表达式，逻辑图，2。集成显示解码器74ls48，引脚排列图，功能表，辅助终端功能，6.4.4使用解码器实现组合逻辑功能，1。用二进制解码器实现逻辑功能，用二进制解码器和与

10、非门绘制线路图实现这些功能。写出函数的标准和/或表达式，并将其转换为与非-与非的形式。，2。使用二进制解码器实现代码转换，十进制代码，8421代码，十进制代码，剩余3个代码，十进制代码，2421代码，*3。数字显示电路的动态调零(可选)。本节总结了翻译代码状态特定含义的过程称为解码，实现解码操作的电路称为解码器。事实上，解码器是将一个代码转换成另一个代码的电路。解码器分为二进制解码器、十进制解码器和字符显示解码器。每个解码器的工作原理相似，设计方法相同。二进制解码器可以生成输入变量的所有最小项，任何组合逻辑函数都可以表示为最小项的和。因此，任何组合逻辑功能都可以通过给二进制解码器增加或门来实现

11、。此外，4行16行解码器还可以实现从bcd码到十进制码的转换。6.5数据选择器和分发器、6.5.1数据选择器、6.5.2数据分发器、退出、6.5.1数据选择器、真值表、逻辑表达式、地址变量、输入数据、地址代码决定了要选择的输出路径。1，4对1数据选择器，逻辑图，集成双4对1数据选择器74ls153，集成8对1数据选择器74ls151，2，8对1数据选择器，74ls151真值表，数据选择器的扩展，基本原理，数据选择器的主要特点：(1)具有标准and或表达式的形式。也就是说，(2)提供了地址变量的所有最小项。一般来说，di可以被视为一个变量。因为任何组合逻辑函数都可以用最小项和的标准形式来构造。因

12、此，通过使用数据选择器的输入di来选择由地址变量组成的最小项mi，可以实现任何所需的组合逻辑功能。3。利用数据选择器实现组合逻辑功能，基本步骤是确定数据选择器、地址变量、具有，2，1，n个地址变量的数据选择器，不需要增加门电路，最多可以实现n1个变量的功能。3个变量，选择4选1数据选择器。a1=a，a0=b，逻辑函数，1，74ls153，2，74ls153有两个地址变量。求di，3，(1)公式法，标准和或函数表达式：数据选择器输出信号的4个表达式中的1个：比较l和y，得到：3，绘制连接图，4，4，求di方法，(2)真值表法，求di方法，(3)图解法，使用数据，真值表，逻辑表达式，地址变量，输入

13、数据，逻辑图，综合数据分配器。如果二进制解码器的使能端作为数据输入端，二进制码输入端作为地址码输入端，那么具有使能端的二进制解码器就是数据分配器。1 -8通道的数据分配器由74ls138组成，应用数据分配器、数据分配器和数据选择器共同构成一个数据分时传输系统。本部分总结如下：1 .数据选择器是一个组合电路，它可以从来自不同地址的多通道数字信息中任意选择所需的信息通道进行输出。至于输出哪个通道的数据，完全由当时的选择控制信号决定。数据选择器具有标准“与-或”表达式的形式，它提供了地址变量的所有最小项，并且通常可以将di视为一个变量。因为任何组合逻辑函数都可以用最小项和的标准形式来构造。因此，通过

14、使用数据选择器的输入di来选择由地址变量组成的最小项mi，可以实现任何所需的组合逻辑功能。用数据选择器实现组合逻辑功能的步骤：选择数据选择器确定地址变量，找到di绘制连接图。2.数据分配器的逻辑功能是将一个输入数据传输到多个输出端中的一个，并且它被传输到的特定输出端也由一组选择控制信号确定。数据分配器是具有选通控制端和使能端的二进制解码器。只要二进制解码器的选通控制端被用作数据输入端，并且二进制码输入端被用作使用中的选择控制端。数据分配器通常形成具有数据选择器的数据传输系统。其主要特点是可以用很少的线路实现多路数字信息的分时传输。6.6加法器和数字比较器，6.6.1加法器，6.6.2数字比较器

15、，退出，1。半加法器、6.6.1加法器以及能够将两个1位二进制数相加以获得和与进位的逻辑电路称为半加法器。addend、local sum、进位到高阶、2、全加器，它可以将两个1位二进制数相加，并考虑从低阶进位，也就是说，它相当于将三个1位二进制数相加，而获得和与进位的逻辑电路称为全加器。，艾，毕：加数，ci-1:低位进位，si:标准和，ci:高位进位。全加器的逻辑图和逻辑符号由“与”门和“或”门实现，并由“与”门、和反相得到：实现多位二进制数相加的电路称为加法器。1。串行进位加法器，由串联的n位全加器组成，低位全加器的进位输出连接到相邻高位全加器的进位输入。特点：载波信号以低速从低位向高位逐级传输。3。多位加法器，2。并行进位加法器(超前进位加法器)，进位产生项，进位转移条件，进位表达式，和表达式，4位超前进位加法器的递推公式，超前进位发生器，加法器级联，集成二进制4位超前进位加法器。本节总结了可以将两个1位二进制数相加得到和与进位的逻辑电路称为半加法器。能够将两个1位二进制数相加并考虑低位进位的逻辑电路相当于将三个1位二进制数相加并获得和与进位的逻辑电路称为全加器。将多位二进制数相加的电路称为加法器。根据不同的进位方式，加法器分为串