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文档简介

1、VLSI设计导论,第3章 CMOS集成电路的物理结构,本章概要,集成电路工艺层 MOSFET CMOS工艺层 FET阵列设计,3.3 CMOS工艺层 晶体管层,p衬底 n阱 n+ p+ 栅氧化层 多晶硅栅 场氧(FOX),3.3 CMOS工艺层 晶体管层,p衬底 n阱 n+ p+ 栅氧化层 多晶硅栅 场氧(FOX),厚SiO2，用于隔离 相邻的MOSFET,侧视图,顶视图,3.3 CMOS工艺层 互连层,一层氧化层Ox1 一层互连Metal1 接触孔：实现Metal1 和FET的电连接 二层氧化层Ox2 二层互连Metal2 通孔Via：实现Metal1和Metal2的电连接 三层氧化层Ox3

2、,侧视图,顶视图 （与上图 不对应）,3.4 FET阵列设计 2个nFET串联,两个串联的nFET（有1个n+区被共享）,电路图,表面视图,侧视图,3.4 FET阵列设计 3个nFET串联,三个串联的nFET（有2个n+区被共享）,技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区,电路图,表面视图,3.4 FET阵列设计 2个nFET并联,两个并联的nFET 方案1：有1个n+区被共享，有源区面积较小，但互连线较长,原理图的画法最好与版图相对应,电路图,表面视图,3.4 FET阵列设计 2个nFET并联,方案2：n+区全部被分开，有源区面积较大，但互连线较短,电路图,表面视图,3.

3、4 FET阵列设计 反相器:方案1,3.4 FET阵列设计 非门:方案2,3.4 FET阵列设计,物理设计的目标之一：整个芯片面积最小,两个反相器串联,共享电源、地、源、漏,3.4 FET阵列设计 反相器串联,3.4 FET阵列设计 传输门,带反相驱动器的传输门,3.4 FET阵列设计 传输门,Layout of a transmission gate with a driver,3.4 FET阵列设计 NAND2,NAND2 layout,3.4 FET阵列设计 NOR2,NOR2 gate design,NAND2-NOR2 Layout Comparison,3.4 FET阵列设计 NOR3/NAND3,3.4 FET阵列设计,3.4 FET阵列设计,3.4 FET阵列设计 实例1和2的对比,逻辑对偶,版图对称,A general 4-input AOI gate,3.4 FET阵列设计,3.4 FET阵列设计,3.4 FET阵列设计,3.4 FET阵列设计 基本规则,图形和阵列尽量规则，避免采用多边形，以便得到最大的密度 n+、p+和栅能共享则共享

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