计算机组成原理重点难点剖析.ppt

1、计算机组成原理重点难点剖析,哈尔滨工业大学 唐朔飞 2010年12月10日,使读者对计算机总体结构有一概括的了解，初步建立整机概念，并引导学生以宏观思想为指导，微观物质为基础的辩证唯物主义观点来认识计算机。,第1章 计算机系统概论,第篇 概论,第章 计算机系统概论,第篇 计算机系统的硬件结构,第章 计算机系统概论,第篇 CPU,第章 计算机系统概论,第篇 CU,第章 计算机系统概论,基本概念,1.计算机系统及计算机系统的层次结构,第章 计算机系统概论,计算机系统的层次结构,高级语言,虚拟机器 M3,汇编语言,虚拟机器 M2,机器语言,实际机器 M1,微指令系统,微程序机器 M0,用编译程序翻译

2、 成汇编语言程序,用汇编程序翻译 成机器语言程序,用机器语言解释操作系统,用微指令解释机器指令,由硬件直接执行微指令,基本概念,1.计算机系统及计算机系统的层次结构,2.硬件、计算机、主机、CPU、主存、 辅存、外部设备,3. 软件、系统软件、应用软件,4.高级语言、汇编语言、机器语言,第章 计算机系统概论,7.机器字长、指令字长、存储字长,8. 计算机硬件技术指标,6. 存储单元、存储元件、存储基元、存储字、 存储字长、存储容量,5. 计算机组成和计算机体系结构,第章 计算机系统概论,基本概念,重点：,主机完成一条指令的信息流程 (以存数指令为例),取指令,分析指令,执行指令,取指阶段,执行

3、阶段,访存,访存,完成一条指令,难点,如何区分存放在存储器中的指令和数据,取指阶段取出的是 指令,执行阶段取出的是 数据,第章 计算机系统概论,重点,第章 系统总线,例 假设总线的时钟频率为 100 MHz，总线的传输周期为 4 个时钟周期，总线的宽度为 32 位，试求总线的数据传输率。若想提高一倍数据传输率，可采取什么措施？,解：根据总线时钟频率为100 MHz， 得 1 个时钟周期为 1/100 MHz = 0.01s 总线传输周期为 0.01s4 = 0.04s 由于总线的宽度为 32 位 = 4 B（字节） 故总线的数据传输率为 4 B/（0.04s）=100 MBps,总线带宽（总线

4、的数据传输率）,与总线的宽度和总线的时钟频率有关,例 假设总线的时钟频率为 100 MHz，总线的传输周期为 4 个时钟周期，总线的宽度为 32 位，试求总线的数据传输率。若想提高一倍数据传输率，可采取什么措施？,总线带宽（总线的数据传输率）,与总线的宽度和总线的时钟频率有关,若想提高一倍数据传输率 (1) 在不改变总线时钟频率的前提下 数据线宽度改为 64 位 (2) 保持数据宽度为 32 位 总线的时钟频率增加到 200 MHz。,重点,2.如何克服总线的瓶颈,3.如何对总线进行管理，包括判优控制和 通信控制,第章 系统总线,（1） 集中式判优控制方式一 链式查询,（2）集中式判优控制方式

5、二 计数器定时查询,I/O接口1,设备地址,（3）集中式判优控制方式三 独立请求,同步通信 采用公共时钟（结合波形）,难点：,第章 系统总线,总线的通信控制,同步式数据输入,同步通信 采用公共时钟（结合波形）,难点：,异步通信 应答方式（不互锁、半互锁、全互锁）,第章 系统总线,总线的通信控制,不互锁,半互锁,全互锁,异步通信,单机,多机,网络通信,同步通信 采用公共时钟（结合波形）,难点：,异步通信 应答方式（不互锁、半互锁、全互锁）,半同步通信 采用公共时钟插入等待周期,第章 系统总线,总线的通信控制,半同步通信（同步、异步 结合）,同步通信 采用公共时钟（结合波形）,难点：,异步通信 应

6、答方式（不互锁、半互锁、全互锁）,半同步通信 采用公共时钟插入等待周期,分离式通信 均为主模块、同步方式 最充分发挥了总线的有效占用,第章 系统总线,总线的通信控制,1. 存储系统的层次结构 Cache主存和主存辅存层次的作用 程序访问的局部性原理与存储系统层次结构 的关系,重点,第章 存储器,缓存 主存层次和主存 辅存层次,1. 存储系统的层次结构 Cache主存和主存辅存层次的作用 程序访问的局部性原理与存储系统层次结构 的关系,重点,2. 主存、Cache、磁表面存储器的工作原理 及技术指标,第章 存储器,主存的基本组成,主存和 CPU 的联系,Cache 的基本结构,Cache 替换机

7、构,Cache 存储体,主存Cache 地址映射 变换机构,由CPU完成,磁记录原理,写,读,磁记录原理,主存 容量 速度 带宽,Cache 容量 速度 访问效率 命中率 平均访问时间,磁盘 容量 记录密度 平均寻址时间 数据传输率,技术指标,1. 存储系统的层次结构 Cache主存和主存辅存层次的作用 程序访问的局部性原理与存储系统层次结构 的关系,重点,2. 主存、Cache、磁表面存储器的工作原理 及技术指标,第章 存储器,3. 半导体存储芯片的外特性以及与 CPU 的连接,存储器与 CPU 的连接,例,解:,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,A15A14A1

8、3 A11 A10 A7 A4 A3 A0,(3) 分配地址线,A10 A0 接 2K 8 位 ROM 的地址线,A9 A0 接 1K 4 位 RAM 的地址线,(4) 确定片选信号,(5) CPU 与存储器的连接图,1. 存储系统的层次结构 Cache主存和主存辅存层次的作用 程序访问的局部性原理与存储系统层次结构 的关系,重点,2. 主存、Cache、磁表面存储器的工作原理 及技术指标,第章 存储器,3. 半导体存储芯片的外特性以及与 CPU 的连接,4.如何提高访存速度,1.在可按字节和字寻址的存储器中，数据的存放方式不同,难点,第章 存储器,高位字节 地址为字地址,低位字节 地址为字地

9、址,例 1 2 3 4 5 6 7 8 H 的存放方式,2.对于一定容量的存储器，按字节或字访问 的寻址范围是不同的,难点,第章 存储器,1.在可按字节和字寻址的存储器中，数据的存放方式不同,如 16 MB （227位）的存储器,按 字节 寻址,按 字（16位）寻址,按 字 （32位）寻址,224= 16 M,223 = 8 M,222 = 4 M,寻址范围,容量,224 = 227位,223 = 227位,222 = 227位,字节 寻址,字（16位）寻址,字 （32位）寻址,字节地址,字节地址,23,24,25,难点,第章 存储器,3. 多体并行结构存储器顺序编址和交叉编址 对访存速度的影

10、响,2.对于一定容量的存储器，按字节或字访问 的寻址范围是不同的,1.在可按字节和字寻址的存储器中，数据的存放方式不同,多体并行系统,(1) 高位交叉,顺序编址,各个体并行工作,体号,(1) 高位交叉,(2) 低位交叉,各个体轮流编址,体号,(2) 低位交叉 各个体轮流编址,低位交叉的特点,在不改变存取周期的前提下，增加存储器的带宽,启动存储体 0,启动存储体 1,启动存储体 2,启动存储体 3,设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。,连续读取 4 个字所需的时间为 T(4 1),难点,第章 存储器,3. 多体并行结构存储器顺序编址和交叉编址

11、 对访存速度的影响,2.对于一定容量的存储器，按字节或字访问 的寻址范围是不同的,1.在可按字节和字寻址的存储器中，数据的存放方式不同,4. 不同的 Cache 主存地址映射，直接影响主存地址字段的分配、替换策略及命中率,（1） 直接映射,每个缓存块 i 可以和 若干 个 主存块 对应,每个主存块 j 只能和 一 个 缓存块 对应,i = j mod C,（2） 全相联映射,主存 中的 任一块 可以映射到 缓存 中的 任一块,某一主存块 j 按模 Q 映射到 缓存 的第 i 组中的 任一块,i = j mod Q,（3）组相联映射,假设主存容量为 512 KB，Cache 容量为 4KB，每个

12、字块为 16 个字，每个字 32 位。,例,根据 Cache 容量为 4KB 得 Cache 地址 12 位 4KB/4B = 1K字 1K/16 = 64 块,根据 512KB 得主存地址 19 位 512KB/4B = 128K字 128K/16 = 8192 块。,主存的第 5，64 + 5，264 + 5， ， 8192 64 + 5 块 能映射到 Cache 的第 5 块,（4）画出直接映射方式下主存地址字段中各段的位数,在直接映射方式下，主存地址字段的各段位数分配如图所示。其中字块内地址为 6 位（4 位表示 16 个字，2 位表示每字 32 位），缓存共 64 块，故缓存字块地址

13、为 6 位，主存字块标记为主存地址长度与 Cache 地址长度之差，即 19 - 12 = 7 位。,假设主存容量位 512K16 位，Cache 容量为 409616 位， 块长为 4 个 16 位的字，访存地址为 字地址。,例,根据 Cache 容量为 4K字，得 Cache 字地址为 12 位。 根据块长为 4，按字访问，得字块内地址 2 位， Cache 共有 4K/4 = 1024 块， 根据主存容量为 512K，得主存字地址 19 位。 主存地址格式,（1）在直接映射方式下，设计主存的地址格式。,假设主存容量位 512K16 位，Cache 容量为 409616 位， 块长为 4个

14、16 位的字，访存地址为 字地址。,例,（3）在二路组相联映射方式下，设计主存的地址格式。,二路组相联，即一组内有 2 块，Cache共分 1024 块 1024/2 = 512 组，29 = 512，组地址 9 位,（2）在全相联映射方式下，设计主存的地址格式。,假设主存容量位 512K16 位，Cache容量为 409616 位， 块长为 4个 16 位的字，访存地址为 字地址。,例,根据块长不变 4 个16 位的字 访存地址仍为字（16 位）地址 容量为 512K32 位 相当于容量为 1024K16 位 得主存地址 20 位 四路组相联，即一组内 4 块 Cache共有1024/4 =

15、 256 组 28 = 256 组地址为 8 位,（4）主存容量为 512K32 位，块长不变，在四路组相联映射 方式下，设计主存的地址格式。,1.主机与 I/O 交换信息的三种控制方式,重点,第章 输入输出系统,三种方式的 CPU 工作效率比较,程序 查询 方式,程序 中断 方式,DMA 方式,1.主机与 I/O 交换信息的三种控制方式,重点,第章 输入输出系统,2. 程序查询方式特点、接口电路、工作原理,程序查询方式的接口电路,以输入为例,1.主机与 I/O 交换信息的三种控制方式,重点,第章 输入输出系统,2. 程序查询方式特点、接口电路、工作原理,3. 程序中断方式特点、接口电路、工作

16、原理,I/O 中断处理过程,DBR,设备选择电路,以输入为例,1.主机与 I/O 交换信息的三种控制方式,重点,第章 输入输出系统,2. 程序查询方式特点、接口电路、工作原理,3. 程序中断方式特点、接口电路、工作原理,4. DMA 方式特点、接口电路、工作原理,数据传送过程（输入）,难点,1.处理 I/O 中断的各类软、硬件技术的运用,2.DMA 与主存交换数据的三种方法各自的特点,第章 输入输出系统,DMA 与主存交换数据的三种方式,(1) 停止 CPU 访问主存,(2) 周期挪用（或周期窃取）,DMA 访问主存有三种可能,(3) DMA 与 CPU 交替访问,所有指令执行过程中的一个基准

17、时间,不需要 申请建立和归还 总线的使用权,难点,1.处理 I/O 中断的各类软、硬件技术的运用,2.DMA 与主存交换数据的三种方法各自的特点,3. DMA 传送过程 预处理 数据传送 后处理,第章 输入输出系统,CPU,DMA 传送过程示意,难点,1.处理 I/O 中断的各类软、硬件技术的运用,2.DMA 与主存交换数据的三种方法各自的特点,3. DMA 传送过程 预处理 数据传送 后处理,第章 输入输出系统,4. 周期窃取的含义,5.CPU 响应中断请求和 DMA 请求的时间,1.机器中有符号数和无符号数的表示，0 的表示,重点,第章 计算机的运算方法,2. 各种机器数（原码、补码、反码

18、、移码）的 应用场合及其它们与真值的相互转换,如：寄存器的内容为 FF，当其分别表示为原码、 补码、 反码、移码时所对应的真值分别为多少,例,-0,-1,-128,-127,-127,-126,-3,-2,-1,设机器数字长为 8 位（其中位为符号位） 对于整数，当其分别代表无符号数、原码、补码和 反码时，对应的真值范围各为多少？,3.机器字长确定以后，对应定点机和浮点机中 各种机器数的表示范围,重点,第章 计算机的运算方法,定点表示,设 n = 10，m = 4， 阶符、数符各取 1位。 写出对应下图所示的浮点数的补码形式。,浮点表示,3.机器字长确定以后，对应定点机和浮点机中 各种机器数的

19、表示范围,重点,第章 计算机的运算方法,4. 移位运算在计算机中的特殊作用，以及不同 机器数的移位规则,5. 定点补码加、减、乘（Booth算法）、除运算 和原码乘除运算,6.浮点补码加减运算,重点,第章 计算机的运算方法,7. 提高运算速度的措施,8. 快速进位链的设计,高速芯片、改进算法、快速进位链,1.机器字长相同的条件下， 补码比原码和反码能多表示一个负数,难点,第章 计算机的运算方法,2. 区分浮点数和补码表示的浮点规格化数,设 32 位的浮点数，阶码取 8 位（含1 位阶符 ） 尾数为 24 位 （含1 位数符 ）则它们的表示范围是,1.机器字长相同的条件下， 补码比原码和反码能多

20、表示一个负数,难点,第章 计算机的运算方法,2. 区分浮点数和补码表示的浮点规格化数,3.在定点机和浮点机中，如何判断运算结果溢出,溢出判断,1.机器字长相同的条件下， 补码比原码和反码能多表示一个负数,难点,第章 计算机的运算方法,2. 区分浮点数和补码表示的浮点规格化数,3.在定点机和浮点机中，如何判断运算结果溢出,4. 原码和补码乘除法运算的根本区别,难点,5. 区别补码和绝对值的补码 -x补 和 -x*补（x*是真值 x 的绝对值）,6. 不同的机器数运算规则不同，直接影响运算器 的硬件组成,7. 浮点数的阶码采用移码运算时，其阶码运算规则 和溢出判断规则与补码运算是不同的,第章 计算

21、机的运算方法,1.指令系统的几个要素 操作类型、数据类型、地址格式和寻址方式,重点,第章 指令系统,2. 机器指令的一般格式 指令定长 指令不定长（字节的整数倍） 指令字中各字段的作用,3.不同的地址格式对访存次数、寻址范围的影响,重点,4. 不同的寻址方式对操作数的寻址范围、信息加 工流程、所需的硬件支持及编制程序的影响,5. RISC 的主要特点及其与 CISC 的区别,第章 指令系统,1.掌握设计指令格式的方法,难点,第章 指令系统,某模型机共有64种操作，操作码位数固定，且具有 以下特点： （1）采用一地址或二地址格式； （2）有寄存器寻址、直接寻址和相对寻址（位移量 为 128 +

22、127）三种寻址方式； （3）有16个通用寄存器，算术运算和逻辑运算的 操作数均在寄存器中，结果也在寄存器中； （4）取数/存数指令在通用寄存器和存储器之间传送 数据； （5）存储器容量为 1MB，按字节编址。 要求设计算逻指令、取数/存数指令和相对转移指令 的格式，并简述理由。,例,解：,解：,解：,2.扩展操作码技术的运用,第章 指令系统,扩展操作码技术,操作码的位数随地址数的减少而增加,4 位操作码,8 位操作码,12 位操作码,16 位操作码,最多15条三地址指令,最多15条二地址指令,最多15条一地址指令,16条零地址指令,三地址指令操作码 每减少一种可多构成 24 种二地址指令,二

23、地址指令操作码 每减少一种可多构成 24 种一地址指令,3.在可按字节和字寻址的存储器中，不同的 机器，其数据的存放方式是不同的,4. 数据 “边界对准” 方式和 “边界不对准” 方式 对访存操作的影响,第章 指令系统,存储器中的数据存放（存储字长为 32 位）,1.CPU 的功能和硬件组成,重点,第章 CPU 的结构和功能,2. CPU 工作周期和指令周期的概念,3. 一个完整的指令周期中的信息流程,1. 取指周期数据流,指令周期的数据流,CU,MAR,PC,2. 间址周期数据流,3. 执行周期数据流,4 . 中断周期数据流,不同指令的执行周期数据流不同,1.CPU 的功能和硬件组成,重点,

24、第章 CPU 的结构和功能,2. CPU 工作周期和指令周期的概念,3. 一个完整的指令周期中的信息流程,4. 如何提高控制器的处理能力 指令流水,5. 中断系统需要解决的问题及实施方案,中断系统需解决的问题,难点,第章 CPU 的结构和功能,1.影响指令流水线性能的因素,结构相关流水线中不同指令争用同一功能部件产生资源冲突,数据相关流水线中各条指令因重叠操作而改变对操作数的读写顺序 RAW WAR WAW,控制相关 由转移指令引起,影响流水线性能的因素,1. 结构相关,两条指令同时访存造成结构相关冲突,1. 结构相关,解决访存冲突的一种方案,2. 数据相关,不同指令因重叠操作，可能改变操作数

25、的 读/写 访问顺序,2. 数据相关,对数据相关进行特殊处理的流水线,3. 控制相关,由转移指令引起,3. 控制相关,难点,3. 响应优先级和处理优先级的区别,第章 CPU 的结构和功能,1.影响指令流水线性能的因素,2.掌握各种中断技术，实现多重中断需配置哪些硬件,响应优先级 ABCD 降序排列,不可改变,可改变（通过重新设置屏蔽字）,处理优先级 ADCB 降序排列,屏蔽技术可改变处理优先等级,屏蔽技术可改变 处理 优先等级,新屏蔽字设在中断服务程序中,难点,3. 响应优先级和处理优先级的区别,第章 CPU 的结构和功能,4.超标量、超流水、超长指令字的特点,1.影响指令流水线性能的因素,2

26、.掌握各种中断技术，实现多重中断需配置哪些硬件,超标量、超流水、超长指令字的特点,1.控制单元对不同的指令在取指、间址和 中断周期中，发出哪些相同的操作命令,重点,第章 控制单元的功能,取指周期,间址周期,中断周期,1.控制单元对不同的指令在取指、间址和 中断周期中，发出哪些相同的操作命令,重点,第章 控制单元的功能,2. 控制单元对不同的指令在执行周期发出的 微操作命令是不同的,3. 多级时序系统,机器周期、时钟周期和节拍的关系,多级时序系统,机器周期、节拍（状态）组成多级时序系统,1.控制单元对不同的指令在取指、间址和 中断周期中，发出哪些相同的操作命令,重点,第章 控制单元的功能,2. 控制单元对不同的指令在执行周期发出的 微操作命令是不同的,3. 多级时序系统,4. 控制单元的控制方式 同步、异步、联合,控制方式,产生不同微操作命令序列所用的时序控制方式,任一微操作均由 统一基准时标 的时序信号控制,同步与异步相结合,同步控制方式,1.指令周期、机器周期、时钟周期 与控制信号的关系,难点,第章 控制单元的功能,以一条输出指