数字电路综合设计

1、数字电路综合设计，电子实验中心，课程要求，本课程分为4次实验，每4小时进行一次。实验一人一人，四次实验安排如下。第一：eda相关理论知识说明；介绍如何使用quartus ii软件，完成油类等的设计、模拟和下载实施。第二：介绍课程设计任务要求和相关理论知识，自行进行相关模块的设计和仿真。第三：继续设计和实施整个课程设计任务。第四：课程设计作业的检查和问题解答。课程完成后，提交课程设计总报告。最终成绩评价：出席平时实验情况课程设计报告最终检查和回答。1.1电子设计自动化技术和开发，eda:基于电子cad技术开发的计算机软件系统eda:电子设计自动化，eda技术是指将计算机作为工作平台，通过集成电子

2、技术、计算机技术、信息处理和智能技术的最新成果来创建电子产品。主要支持三种设计任务：ic设计、电子电路设计和pcb设计。1，eda简介，使用eda技术设计电子系统，具有以下特点：用软件设计硬件。从以软件方式设计的系统到硬件系统的转换是由相关开发软件自动完成的。在设计过程中，可以使用相关软件进行各种仿真。系统可以现场编程，在线升级。整个系统可以整合到一个芯片上，体积小、功耗高、可靠性高。因此，eda技术是现代电子设计的发展趋势。1.2 eda技术的主要内容，1 .大型可编程逻辑设备、fpga :现场可编程网关阵列、cpld : complex可编程逻辑设备、soc 33666 2。硬件描述语言(

3、hdl)，3 .软件开发工具altera :max plusii和quartusii xilinx公司：foundation和ise lattice公司：ispexpert，4。实验开发通常包括时钟、脉冲、高低平等实验或开发所需的各种基本信号发生模块。fpga/cpld输出信息显示模块fpga/cpld目标芯片和编程下载电路，课程设计实验板，目标设备的布线/适应是合成器生成的网络表文件在逻辑上映射到特定目标设备，包括基本零件配置、逻辑分区、逻辑优化、布线和操作等。在指定的目标设备上配置以生成最终下载文件。4 .目标设备的编程/下载编译、集成、布线/适应和行为模拟、功能模拟、时间模拟等过程中未发

4、现问题(即满足原始设计的要求)。电缆/适配器生成的配置/下载文件可以通过程序员或下载电缆加载到目标芯片fpga或cpld中。5 .模拟设计过程的模拟行为：通过将vhdl设计源代码程序直接发送到vhdl emulator来执行模拟。此模拟仅根据vhdl的含义执行，与特定电路无关。功能模拟：将集成的vhdl网络表文件发送到vhdl emulator执行的模拟。定时模拟：将配线机/适配器生成的vhdl网络表文件发送到vhdl模拟器执行的模拟。6 .称为硬件测试的硬件测试是fpga或cpld直接用于应用程序系统设计，下载文件到fpga后系统设计的功能测试流程。硬件测试的目的是验证vhdl设计在实际环境

5、中的运行情况。2，quartusii使用方法(例如8位流等的设计、模拟和实现)，18，流等实验原理，流等是效果光。将火拖动到1，将火拖动到0。、八进制计数器可以将三个jk或d触发器首先配置为t触发器，然后级联到异步计数器。1、ready，1、使用quartusii软件之前，请确保软件已正确解密。如果启动quartusii时显示以下注册许可证界面，则软件尚未注册，需要认证：在运行开始菜单中，输入命令。在命令窗口中输入ipconfig/all将列出默认物理地址physiccaladdress。使用记事本在本机d:altera目录中许可。打开dat文件并用本地物理地址替换主机id，解密即可完成。(替

6、换时不能插入空格，减去符号“-”会渡边杏。)保存并关闭文件，然后重新启动quartus后，注册许可证界面消失。，20，注册请求界面没有消失，按左选择以重置文件指针路径，2，quartus ii 13.1主界面操作环境，22，1，项目导航器，3，message window 3，常规工具栏，23，下载按钮，编译按钮，这个文件夹名称用中文渡边杏，不建议使用数字。应该放在磁盘上容易找到的地方。请不要将其放在软件的安装目录中。构建项目文件夹后的后续任务，25，2，在quartusii13.1环境中构建项目，1，创建项目向导，26，项目文件名，在您自己的目录中构建，渡边杏使用软件安装目录或系统目录，选择

7、文件存储路径，选择顶层实体名称安装完成后，单击“next、30、项目已创建，选定零件系列、零件名称和项目文件名显示在“项目管理器”(project manager)界面中。单击“finish”，然后完成项目创建。总而言之，创建项目时有几个步骤。(1)指定项目所在的工作库文件夹、项目名称和设计实体名称。(2)如果没有设计文档，则将设计文档添加到项目中。(3)选择目标芯片(开发板的芯片类型)；(4)选择仿真工具类型；(5)完成创建。创建项目后，如果需要添加新的设计文件，可以通过project /add_remove菜单项将新创建的设计文件添加到项目中，也可以删除不需要的设计文件。编译时，将按此选项

8、卡中列出的每个文件进行处理。31，32，3，从quartusii项目创建设计文件，1，从文件菜单中单击“新建”，弹出的新文件窗口，quartusii支持多种设计输入法(原理图输入、vhdl语言输入等)、原理图文件和vhdl。(1)在上图中，选择block diagram/schematic file并单击ok后，将出现一个窗口，您可以在其中添加元件：(2)打开库，调用内置元件和端口，在绘图区域中双击鼠标左键。34，绘图辅助工具栏简介，1，直线绘制和选取工具，2，文本工具，3，符号工具，单击后在前面添加元件的窗口，4，窗口缩放工具，5，窗口全屏显示， esc ，其馀工具按钮不常用。此处不进行说明

9、。36，分别输入 input 和 74138 时的预览窗口，输入74138时将预览库中已存在的元件。输入input时，将预览库中已存在的端口符号。单击“确定”“绘制线”“完成连接”鼠标放置在端点上后，它将自动变成小十字，按左键拖动到目标，释放鼠标，然后完成绘制线操作。要绘制折线，只需在折弯处单击并继续拖动即可。(david assell，northern exposure，成功)输入，命名输出端口：双击输出端口，然后在弹出窗口中输入名称即可。调用由库的默认数字电路分离组件完成的8位流水灯电路原理图：调用lpm宏功能模块方法简介(计数器示例)，在原理图编辑模式下双击鼠标左键，打开弹出库文件中的m

10、ega功能文件夹，选择所需的lpm宏模块，设置参数，即可将其放置在原理图中。3、vhdl编程文件创建方法、vhdl文件、文件名保存设置与实体名称匹配、顶部，并编译当前vhdl文件。从“图片位置”菜单中选择“set as top-level entity”。从图示位置功能表中选取creat symbol file for current file，然后呼叫线路图(您设计的元件位于资源库的project资料夹内)，使用您自己的52，2020/7/11设计描述产生元件符号，54，4，完整编译，完整编译步骤如下：完整编译信息，55，完整编译开始编译期间，错误消息显示在下面的信息栏(红色字体)中。双击错

11、误消息将转到错误所在的位置，进行更正，然后重新编译，直到解决所有错误。如果编译成功，则会弹出编译报告，显示相关的编译信息。工程编译完成后，可以通过时间模拟分析设计结果是否满足设计要求。计时模拟主要由打开波形编辑器的设置步骤组成。模拟时域设置波形文件内存；在波形编辑器中，选择端口节点信号。编辑输入波形(输入激发信号)；启动总线数据格式设置模拟器，并观察模拟结果(波形编辑文件和生成的波形报告文件分别显示)。如果看不到整个波形，可以使用快捷键ctrl w查看整个模拟波形。也可以使用鼠标左键和右键。56，顺序不是唯一的。5、时间模拟、1、创建波形矢量文件2、添加鳍节点、57、添加鳍节点(续)、58、从“选择波形文件”中，拖放到“编辑鳍”区域。3、设置模拟时间、59、默认值1us，其中设置为100us、4、设置模拟持续时间、60、默认值10ns鼠标右键缩小)，选择已编辑的时钟波形、cp，然后单击此符号直接编辑周期脉冲信号。6，开始计时模拟。62、分析波形。与74ls138功能真值表一致，结果准确。天平看起来像电灯。狭窄的尖峰是由冒险引起的，不会影响逻辑功能。6、针脚锁定和下载测试。，63，锁定端号基于在实际实验系统中选择的芯片锁定端号方法：在菜单中，选择与“指定/端号”双击编辑窗