实验二组合逻辑电路设计方案fpga

1、实验二 组合逻辑电路的设计一、 实验目的：1、 掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、 加深对EPLD设计全过程的理解。3、 掌握组合逻辑电路的静态测试方法。二、 实验设备：PC机三、 实验内容：1、 用VHDL语言输入法设计三人表决器，其输入为8421码，要求当输入1的个数大于等于2时，判别电路输出为1；反之为0。2、 用VHDL语言输入法设计8-3编码器。四、 实验步骤： （一）三人表决器1、采用文本编辑器输入三人表决器VHDL语言源程序，建立工程。VHDL语言源程序如下所示：library ieee; use ieee.std_logic_1164.all; use

2、 ieee.std_logic_unsigned.all; entity bj is port (m:in std_logic_vector(2 downto 0); y:out std_logic); end; architecture one of bj is begin process (m) begin if m=000 then y=0; elsif m=001then y=0; elsif m=010then y=0; elsif m=011then y=1; elsif m=100then y=0; elsif m=101then y=1; elsif m=110then y=1

3、; elsif m=111then y=1; end if; end process; end;2、编译并进行仿真，仿真结果如下所示：由仿真结果可以验证当输入1的个数大于等于2时，判别电路输出为1；反之为0。可以达到三人表决器的效果。（二）8-3编码器1、采用文本编辑器输入8-3编码器VHDL语言源程序，建立工程。VHDL语言源程序如下所示：library ieee;use ieee.std_logic_1164.all;entity encoder83 isport(d:in std_logic_vector(7 DOWNTO 0); y:out std_logic_vector(2 dow

4、nto 0);end encoder83;architecture arc of encoder83 isbegin PROCESS(d) BEGIN if d(7)=0 then y=111; elsif d(6)=0 then y=110; elsif d(5)=0 then y=101; elsif d(4)=0 then y=100; elsif d(3)=0 then y=011; elsif d(2)=0 then y=010; elsif d(1)=0 then y=001; else y=000; end if;END PROCESS;end arc; 2、编译并进行仿真，仿真结果如下所示：五、心得与体会实验中意识到，自己对课本知识较为生疏，在面对实验的过程中有点茫然，不知道应如何应用所学的知识去解释实验结果。所以在今后的学习中，我会尽量