数字电路教案-阎石 第六章 组合逻辑电路

1、第6章 组合逻辑电路6.1 概述1、数字电路的分类在数字系统中，根据逻辑功能的不同，数字电路分为组合逻辑电路和时序逻辑电路两大类。2、概念：若一个数字逻辑电路在某一时刻的输出，仅仅取决于这一时刻的输入状态，而与电路原来的状态无关，则该电路称为组合逻辑电路。3、组合逻辑电路的结构特点只能由门电路组成电路的输入与输出无反馈路径电路中不包含记忆单元6.2 组合逻辑电路的分析方法和设计方法所谓组合逻辑电路的分析就是根据已知的组合逻辑电路，确定其输入与输出之间的逻辑关系，验证和说明该电路逻辑功能的过程。对给定的一个组合逻辑电路，确定其输入与输出之间的逻辑关系，验证和说明该电路逻辑功能的过程。所谓设计就是

2、根据给定的功能要求，求出实现该功能的最简单的组合逻辑电路。6.2.1组合逻辑电路的分析方法1、基本分析方法逻辑图 从输入到输出逐级写出 逻辑表达式 化简 最简与或表达式 真值表 电路的逻辑功能2、分析举例课本例6.2.1、例6.2.2例分析下列电路的逻辑功能逻辑图：逻辑表达式：最简与-或表达式： 真值表：A B CY0 0 010 0 110 1 010 1 111 0 011 0 111 1 001 1 10电路的逻辑功能：电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。可

3、用与非门实现：6.2.2 组合逻辑电路的设计方法1、基本设计方法电路功能描述 穷举法 真值表 逻辑表达式或卡诺图 最简与-或表达式 逻辑变换 逻辑电路图2、设计举例（1）单输出组合逻辑电路的设计 例6.2.3 ：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。电路功能描述：真值表（穷举法）：设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表：A B CYA B CY0 0 00 0 10 1 00

4、 1 100001 0 01 0 11 1 01 1 10111逻辑表达式：最简与-或表达式（用卡诺图化简）： BCA0001111001111逻辑变换： 逻辑电路图：（2）多输出组合逻辑电路的设计例题见课本例6.2.4 设计一个将余三码变换为8421BCD码的组合逻辑电路。6.3 编码器概念：编码是用符号或数字表示特定对象的过程。实现编码操作的电路称为编码器。6.3.1 二进制编码器1、何为二进制编码器？能够将各种输入信息编成二进制代码的电路称为二进制编码器。2、n位二进制代码只能对个信号进行编码。3、举例：三位二进制编码器输入8个互斥的信号输出3位二进制代码真值表：输入I输 出Y2 Y1

5、Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 1逻辑表达式：逻辑图：6.3.2 二 - 十进制编码器概念：二 十进制编码器：实现用4位二进制数代码对1位十进制数码进行编码的电路。亦即将09十个十进制数转换为二进制代码的电路。简称BCD编码器。举例：8421BCD码编码器输入10个互斥的数码，输出4位二进制代码真值表：真 值 表输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0

6、00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1逻辑表达式：逻辑图：6.3.3 优先编码器优先编码器：在多个信息同时输入时，只对输入中优先级别最高的信号进行编码。在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。优先级别：编码者规定。举例：10线4线优先编码器（8421 BCD码优先编码器）真值表（设优先级别从I9至I0递降）：逻辑表达式：集成10线-4线优先编码器输入端和输出端都是低电平有效，其逻辑符号如下：逻辑符号 图形符号6.4 译码器概念：将每一组输入二进制代码“翻译”成为一个特定的输出信号，用来表示该组代码原来所代表信息的过程称为译码。把代码

7、状态的特定含义翻译出来的过程称为译码。译码是编码的逆过程。实现译码的电路称为译码器。6.4.1 二进制译码器1、二进制译码器它是将输入二进制代码“翻译”成为原来对应信息的组合逻辑电路。2、它有n个输入端，个输出端。且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。3、二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。4、举例：译码器CT74LS138（中规模集成电路）A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、为选通控制端。当G11、+= 0 时，译码器处于工作状态；当G10、+= 1时，译码器处于禁止状态。在这里，G

8、1=STA ，= ，= 。它们被称为使能端。上表为CT74LS138的真值表。输入：自然二进制码；输出：低电平有效。其逻辑图见课本图6.4.1。5、两片CT74LS138可以组成4线16线译码器。工作情况如下：当E=1时，两个译码器都不工作，输出都为高电平1。当E=0时，译码器工作：（1）当A3=0时，低位片工作。这时输出由输入二进制代码A2A1A0决定。由于高位片的STA=A3=0而不能工作，输出都为高电平1。（2）当A3=1时，低位片的=A3=1不工作，输出都为高电平1。高位片的STA=A3=1处于工作状态，输出由输入二进制代码A2A1A0决定。6.4.2 二 十进制译码器1、概念：把二-

9、十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。或：将输入的4位BCD码翻译成09十个相应输出信号的电路称为二-十进制译码器。2、它有四个输入端，十个输出端。二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。3、举例：4线-10线译码器CT74LS42（中规模集成电路）输入：8421BCD代码；输出：为低电平有效。（1）真值表（见课本表6.4.2）由表可见：CT74LS42输入伪码101011

10、11时，输出都为高电平1，不会出现低电平0。因此，译码器不会产生错误译码。（2）逻辑表达式：（3）逻辑图：（4）引脚排列图和逻辑功能示意图6.4.3 数码显示译码器概念：用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。组成：主要是译码器+驱动器，通常这二者都集成在一块芯片上。1、七段数字显示器常见的七段数字显示器有半导体数码显示器（LED）和液晶显示器（LCD）等。这种显示器由七段发光的字段组合而成。LED是利用半导体构成的。而LCD是利用液晶的特点制成的。由七段发光二极管组成的数码显示器如下：显示举例（共阴极）：2、七段

11、显示译码器：4线7段译码器/驱动器CC14547（1）真值表(补充见课本表6.4.3)（2）逻辑表达式：（3）功能如下：消隐功能。当=0时，输出ab都为低电平0，各字段都熄灭，显示器不显示数字。数码显示。当=1时，译码器工作。当、（D、C、B、A）端输入8421BCD码时，译码器有关输出端输出高电平1，数码显示器显示与输入代码相对应的数字。（4）逻辑功能示意图6.4.4 用译码器实现组合逻辑函数对于二进制译码器，其输出为输入变量的全部最小项，而且每一个输出函数Yi为一个最小项。因为任何一个逻辑函数都可变换为最小项之和的标准式，因此，利用二进制译码器再辅以门电路，可用于实现单输出或多输出的组合逻

12、辑函数。举例：课本例6.4.1、例6.4.26.5 数据选择器和分配器6.5.1 数据选择器概念：从多路输入信号中选择其中一路进行输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器数据选择器又叫多路选择器，简称MUX。一、4选1数据选择器（1）原理框图：如右图。D0 、D1、D2、D3 ：输入数据A1 、A0 ：地址变量由地址码决定从路输入中选择哪路输出。（2）真值表如下图：（3）逻辑表达式：（4）逻辑图 （5）集成数据选择器：CC14539CC14539为CMOS双4选1数据选择器。其逻辑图如课本图6.5.2所示。真值表见课本表6

13、.5.2所示。二、8选1数据选择器1、真值表输 入输 出D A2 A1 A0 Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 D1 D2 D3 D4 D5 D6 D7 2、逻辑功能（1）1时，选择器被禁止，无论地址码是什么，Y总是等于03、集成8选1数据选择器：74LS151逻辑功能图和引脚排列图如下：三、用数据选择器实现组合逻辑函数1、基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个

14、变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。2、基本步骤逻辑函数（n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。） 确定数据选择器 求Di 画连线图举例：用数据选择器实现组合逻辑函数 （1）3个变量，选用4选1数据选择器： 74LS153（2）74LS153有两个地址变量：A1=A、A0=B（3）选用不同的方法求Di：例题：（1）当逻辑函数的变量个数和数据选择器地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。课本例6.5.1。（2）当逻辑函数的变

15、量个数多于数据选择器地址输入变量个数时，应分离出多余的变量，将余下的变量分别有序地加到数据选择器的地址输入端上。课本例6.5.2。6.5.2 数据分配器在数字系统和计算机中，为了减少传输线，经常采用总线技术，即在同一条线上对多路数据进行接收或传送。用来实现这种逻辑功能的数字电路就是数据选择器和数据分配器。数据分配器能把一个输入数据有选择地分配给任一个输出通道。分配器通常只有一个数据输入端，而有M个数据输出端。如将译码器的使能端作为数据输入端，二进制代码输入端作为地址信号输入端使用时，则译码器便成为一个数据分配器。如由74LS138构成的1路-8路数据分配器如右图。应用举例：数据分配器和数据选择

16、器一起构成数据分时传送系统6.6 加法器和数值比较器加法器是计算机中不可缺少的组成单元，应用十分广泛。此外，计算机中还要经常对两个数的大小进行比较。因此，加法器和数值比较器是常用的中规模集成电路。6.6.1 加法器一、半加器概念：能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。1、半加器真值表2、输出逻辑函数3、逻辑图和逻辑符号二、全加器概念：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来

17、自低位进位数相加的运算电路，称为全加器。1、 真值表 2、输出逻辑函数Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 13、全加器的逻辑图和逻辑符号表达式：4、用与或非门实现三、加法器概念：实现多位二进制数相加的电路称为加法器。1、串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。逻辑电路图：特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（

18、超前进位加法器）4位超前进位加法器递推公式集成二进制4位超前进位加法器加法器的级连：6.6.2 数值比较器概念：用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。一、1位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。A BL1(AB) L2(AB AB AB3A3B2A2B1A1B0A0B、AB和A=B。A与B是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(AB)、L2(AB)、和L3(AB)分别表示本级的比较结果。设，余类推。逻辑图：6.7 组合逻辑电路中的竞争冒险6

19、.7.1 竞争冒险现象及其产生的原因一、概念同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的舆到达门输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象，称为冒险。或：在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。6.7.1 冒险现象的识别在组合逻辑函数中，是否存在冒险现象，可通过逻辑函数来判别。如根据组合逻辑电路写出的输出逻辑函数在一定条件下可简化成下列两种形式时，则该组合逻辑电路存在冒险现象。判别举例：课本例6.7.1、