简易逻辑分析仪作品解析.ppt

1、逻辑分析器的原理和设计评审，电子和信息工程与罗杰，2008年七月，逻辑分析器的原理和设计评审，工具书：1。狮美主编。电子线路综合设计武汉：华中科技大学出版社，2006年。2 .林占纲编纂了。第二，逻辑分析器的基本配置和工作流程，第四，示波器显示波形的原理。5，2003年简单逻辑分析器(D问题)标题，6，系统范围设计方案，7，主要单位电路分析和设计，3，逻辑分析器的主要工作原理，逻辑分析器的原理和设计评审逻辑分析器是数字域测试的最典型先进仪器，能很好地满足数字域测试的各种要求，1973年美国HP因为它出来了，所以出现了所谓的“数字域”(以下简称“数字域”)测量。屏幕以主要方式显示，因此也称为逻辑

2、示波器。逻辑分析器不仅可以分析数字系统、电脑软件和硬件，而且可以与计算机相结合，构成各种智能逻辑分析器和个人仪器型逻辑分析器插件。一些逻辑分析器可以与电脑开发系统、仿真器、数字电压表、示波器等相结合，构成完整的仪器系统。表1时间区域、频域和数字字段的比较，1，逻辑分析器简介，逻辑分析器可以分为两大类，具体取决于显示方法和计时方法的类别：逻辑状态分析器(LSA)，逻辑分析器可以分为数字系统，数字系统一些逻辑分析器可以与电脑开发系统、仿真器、数字电压表、示波器等相结合，构成完整的仪器系统。2，逻辑分析器的基本配置和工作流程，图1逻辑分析器基本配置框，通过多通道发送到数据收集探头的信号，与设定的门水

3、平进行比较，大于门水平的设置为高电平“1”状态，小于门水平的设置为低电平“0”状态，门水平根据测试的系统特性进行设置。2、逻辑分析器的基本配置和工作流程、图1逻辑分析器基本配置框、通过多通道发送到数据收集探头的测试信号、与设定的门水平进行比较、大于门水平的“1”状态、小于门水平的“0”状态、门水平根据测试的系统特性进行设置、将根据时钟的作用收集的数据存储在输入寄存器中时钟可以由外部输入或逻辑分析器内部时钟生成器生成。2，逻辑分析器的基本配置和工作流程，图1逻辑分析器基本配置框，逻辑分析器用于观察触发数据或事件前后的特定数据序列。因此，触发识别电路以在长数据流中查找特定(放置的)触发器或触发事件

4、。一旦发现，就生成触发信号，并传输控制数据的存储和显示。触发信号也可以从外部输入。触发信号的作用可以将数据存储在内存中。内存容量有限，因此先进先出(First-In)。按First-Out(即FIFO)原则存储，填满后将使用新数据按顺序替换现有数据。第二，逻辑分析器的基本配置和工作流程，图1逻辑分析器的基本配置框，逻辑分析器的显示和保存交替进行。保存完成后，存储在内存中的内容将逐字删除，通过与显示器生成器的控制配合，可以在CRT上以多种茄子可观察格式显示数据。(David Asser，Northern Exposure(美国电视电视剧)，存储设备)显示完成后，创建访问命令，重新收集和存储数据，

5、以循环显示。，3，逻辑分析器的主要工作方式，数据收集方法从时钟跳跃中获取数据。状态分析(同步时钟或外部时钟：测试的电路时钟与采样时钟同步)时序分析(异步时钟或内部时钟：使用与测试的系统不同步的内部时钟作为采样时钟)，采样流程执行采样，“触发器”派生自示波器，但是逻辑状态分析器使用数据字触发器。触发后，从数据流中收集对分析有意义的数据集(即数据块)，并在CRT中显示。也就是说，在数据流中打开“观察”窗口(Window)。牙齿窗口中的所有数据称为跟踪。因此，触发器用于确定数据中的跟踪位置。逻辑状态分析器将使用“单词识别”输入的数据单词与操作员字典设置的特定单词进行比较，并在匹配时触发一次。特征词(

6、触发器词)通过装置面板上的触发器词选择来设置字典设置。(类似事件触发器)。逻辑状态分析器有多种茄子触发器方法，但最基本的触发器方法是启动触发器(触发开始)、终端触发器(触发结束)和延迟触发器。触发器和跟踪方法，触发器和跟踪方法，触发器：使用逻辑分析器观察大量数据的方法是设置与特定观察起点、终点或分析的数据相关的参考点。当牙齿特定点出现在数据流中时，形成触发事件，并将数据相应地存储在内存中。牙齿过程称为触发器。触发字：参考点可以是资料字，也可以是称为触发的字或事件序列。跟踪：由逻辑分析器收集并显示在显示屏上的数据集称为一次性跟踪。触发器确定跟踪在数据流中的位置。三种茄子触发器方法：启动触发器、终

7、端触发器、延迟触发器、启动触发器：也称为触发器启动跟踪。识别触发器后，将触发的数据(即触发器)作为存储中的第一个有效数据，直到内存满为止，触发器存储和显示的第一个有效数据。图(a)中所示。终端触发器：也称为触发器终止跟踪。触发之前，内存先入为主存储数据，填满后开始在数据流中检索触发字，内存继续用新数据更新旧数据。找到触发器后立即停止保存有效数据，从而保存并显示触发器的最后一个有效数据。延迟触发器：在数据流中检索触发器时，不是立即跟踪，而是在计划延迟后跟踪。因此，延迟触发器是改变与启动和终端触发器一起工作的数据窗口和触发单词之间的相对关系的触发器，如下图所示。其中，(a)图形是启动触发器加上延迟

8、，(b)图形是终端触发器加上延迟。三种茄子触发器方法：启动触发器、终端触发器、延迟触发器、存储数据，根据使用的存储，存储方法可以分为两类茄子。()移位寄存器每次存储新数据时，都会移动以前存储的数据一次，如果已满，则移动第一次存储的数据。以先进先出方式存储数据。()随机内存存储使用随机内存(RAM)作为逻辑分析器的内存，每个存储单元从地址计数器中选择。现在的逻辑分析器大多用这种方法存储数据。数据显示的差异，为了便于数字系统分析，逻辑分析器有多种茄子显示方法，状态表和时序图显示分别是状态分析器和时序分析器的默认显示。在地图中，可以明确地观察系统范围内图的动态状态。用一系列光点表示数据流。主要原理是

9、将从逻辑分析器内存中获取的每个数据单词分成低部分和高部分，然后通过D/A转换为模拟信号，驱动CRT的X，Y偏板，合成一个光点。，4，示波器显示波形的原理。使用示波器作为逻辑分析器的显示器设备，示波器添加了X-Y操作模式、X通道锯齿波信号、Y通道分时8号测试信号。为此，必须了解示波器显示波形的原理。1 .在vY和vX的作用下电子束运动有四种茄子情况。(1)如果X，Y对的导向器没有信号，则光点出现在荧光屏幕的中心，且不发生偏转。(2)在垂直偏振片上添加电压，在水平偏振片上添加电压vX=0，光点仅在垂直方向上随vY变化偏转。光点的轨迹是与vY的峰值(2Vm)成比例的垂直线，如图2所示。相反，如果vY

10、=0，灯光屏幕将显示水平线。(3)例如，电子束同时受沿X、Y轴移动的两对偏转板块电场力的影响，如图4所示。(3)例如，电子束同时受沿X、Y轴移动的两对偏转板块电场力的影响，如图4所示。(4)在X转盘上添加与vY周期相同的锯齿波电压，可以在屏幕上实际显示vY的波形，如图5所示。4，示波器显示波形的原理。2.同步概念，前面讨论的是TX=TY的情况。如果正TX=2TY，则可以在屏幕上观察两个周期的信号电压波形，如图6所示。波形重复，完全重叠，可以看到稳定的图像。图7是不稳定的情况。4，示波器是波形的原理，2 .显示同步化概念。因此，为了在屏幕上获得稳定的图像，TX(包括正和返回)和TY必须通过整数排

11、水管计，即(n为正整数)，使每个扫描的起点与信号电压的相同相位点相对应。5，100Hz年大会问题简单逻辑分析器(D问题)，1，任务设计和制作8号数字信号发生器和简单逻辑分析器，其结构框图1:2，要求1，基本要求，(1)数字信号发生器制作8号字典可设置的循环移动逻辑信号序列的示例，见图2(2)制作简单逻辑分析器A，可以收集8向逻辑信号并设置单层触发器。信号采集的触发条件是，针对每条道路测试的信号电平与触发器设置的逻辑状态相同。(David aser，Northern Exposure(美国电视电视剧)，信号触发条件满足时，可以一次性收集和存储测试的信号。b可以使用模拟示波器清晰可靠地显示收集到的

12、8路信号波形，并显示触发点位置。C8位输入电路的输入阻抗大于50k，逻辑信号门限制电压可以在0.254V范围内更改为16级，以匹配各种输入信号的逻辑水平。d通道的存储深度为20位。2，要求2，利用部分，(1)可在示波器上显示可移动时间段宜恩线，并以LED或其他方式显示与时间段宜恩线对应的时间点的8号输入信号逻辑状态。(2)简单逻辑分析器必须具备三阶段逻辑状态分析触发功能。也就是说，在连续捕获三个设置的触发器时，将测试的信号收集、存储和显示一次，并显示触发位置。级别3触发器可以任意设置(例如，指定从第8信号依次捕获第2信号11、01、00到第3触发状态单词)。(3)可以调整触发器的位置(可以选择

13、显示触发器前后存储的逻辑状态字数)。(4)其他(例如，增加存储深度后显示页面等)。6，整个系统设计，节目1:纯单筹码微电脑方法。单筹码微型计算机有灵活的控制方法，但受工作速度的影响，示波器显示屏幕抖动，可能出现明显的白班线。方案2:使用CPLD/FPGA(或带IP核心的CPLD/FPGA)方法；节目3:使用单筹码FPGA方法。即，使用单筹码微机作为主处理器，完成人机介面、系统控制和触发器控制。使用FPGA作为辅助处理器，完成8路TTL数据收集和一般模拟示波器的显示器控制。考虑到这两种茄子方案的优点，硬软件相结合可以全面优化设计。方案4:使用FPGA Nios II方案使用DE2完成设计。6，全

14、系统设计，数字信号发生器，输入信号调理，存储缓冲，示波器z轴连接，亮度控制，锯齿生成，数字信号输出，示波器x轴连接，(1)用单筹码微机实现8位数字信号发生器的功能，利用开关执行循环器的字典设置，使软件实现循环移动。(2)作为CPLD或中等规模的集成移动寄存器实施，但不如单筹码配置灵活，价钱性能比低。7，主要单位电路分析和设计，7.1“8位数字信号发生器”设计，7.2输入信号调节电路设计，标题要求：输入阻抗大于50k，逻辑信号门限制电压在0.254V范围内可以变更为16级。即，起始电压a1=0.25V，结束电压a16=4V根据等差热理论，输入信号通过跟随者，然后发送到可曹征门电压的电压比较器(M

15、AX912)，并输出TTL水平信号。因此，相应的16级逻辑语句限制电压为0.25V、0.5V、3.75V和4.00V。数字可编程放大器电路DAC、数字可编程放大器电路DAC、VREF=5V时，可以通过更改输入数字(NB)来更改衰减器的衰减倍数。如果步长为0.25V，则该数字的步长NB=12。7.3数据存储模块，标题要求示波器使用8向波形(即行Z=8)，每行比特数M1=20位，即每页存储深度：使用FPGA(例如Cyclone 1C3)内部的双通信端口RAM，存储容量为100字节，7.4显示器车手电路(如锯齿扫描、输入信号扫描、z轴显示器控制)，在屏幕上显示8路波形，因此外部D/A需要分时复用。但是，为了避免切换器对显示效果的影响，X轴输入和Y轴输入必须严格同步，DAC必须具有足够的转换速度。、Z轴输入电压为0V左右z轴输入电压