电子设计自动化技术实验

1、电子设计自动化技术实验实验一 熟悉Quartusll的图形输入法1、 实验目的掌握Quartusll的使用方法（1） 熟悉图形输入法（2） 理解编译方法（3） 了解定时仿真2、 实验内容（1） 设计一个二选一数据选择器，全加器（2） 根据图形输入法编译和波形仿真3、 实验要求（1） 熟悉图形逻辑输入法（2） 理解编译方法，了解功能仿真的方法和定时仿真的方法（3） 了解把逻辑变成一个逻辑符号的方法4、实验步骤（1）建立设计项目在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目

2、路径，项目名称和顶层实体文件名mux 21-3 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，mux21-3项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击

3、新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存输入二选一数据选择器文件为Library ieee;Use ieee.std_logic_1164.all;Entity mux21_3 isPort(i0,i1,sel:in std_logic;y:out std_logic);End mux21_3;Architecture verl of mux 21_3 isBegin With sel selety=i0 when0;i1 when1;X when other

4、s;End verl;3、 执行编译设置顶层文件：首先打开准备进行编译的mux21-3.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件mux21-3进行的。执行编译：选择菜单projectstart compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件保存为mu

5、x21-3.vwf（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignmentssetting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真器，选择Functional（3） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入

6、选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序仿真得到的图形如下 原理图文件输入1、 建立原理图文件选择菜单filenew在出现的对话框中选择Design FileBlock DiagramSchematic File,则打开图形编辑器，出现空白的原理图文件，选择菜单fileSave as,输入文件名，

7、保存该文件2、 使用模块符号库图形编辑器的左侧是输入按钮，最常用的是模块符号组，单击模块符号按钮，打开symbol对话框，在对话框中，输入各种逻辑电路符号，绘制电路图如下对该电路图进行仿真，仿真图形如下实验二 熟悉Quarstusll的VHDL语言描述输入法一、实验目的（1） VHDL语言描述输入法（2） 理解编译方法（3） 熟悉波形仿真1、 实验内容（1） 设计一个4位并行奇校验发生器（2） 根据VHDL语言描述输入法编译和波形的仿真2、 实验要求（1）、熟悉VHDL语言描述输入法（2）、理解编译方法，了解功能仿真的方法和定时仿真的方法 （3）、了解把逻辑功能变成一个逻辑符号的方法3、实验步

8、骤在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名parity-loop 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给

9、出前面输入内容的总览，单击finish按钮，parity-loop项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存程序如下：3、 执行编译设置顶层文件：首先打开准备进行编译的mux21-3.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件mux21-3进行的。执行编译：选择

10、菜单projectstart compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件保存为parity-loop.vwf（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignmentssetting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设

11、置仿真器，选择Functional（4） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选

12、择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序仿真得到的图形如下实验三 JK触发器的设计1实验目的：掌握QuartusII的VHDL语言描述输入法（1） 掌握VHDL语言描述输入法（2） 掌握VHDL语言2 、实验内容（1）设计一个JK触发器（2）根据VHDL语言描述输入法编译和波形仿真。3 、实验要求(1) 熟悉VHDL语言描述输入法(2) 设计1位带异步复位/置位功能的JK触发器VHDL源程序（低电平有效） (3) 用QuartusII软件编译和波形仿真(4) 把自己认为好的实验结果写成实验报告。（要计成绩）输入输出prnclrclk

13、JKQQb01xxx1010xxx0100xxxxx11上升沿00不变不变11上升沿010111上升沿101011上升沿11翻转翻转其中 预置端prn 复位端clr 时钟端clk实验步骤在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名JK 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q2

14、4C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存程序如下：library ieee;use ieee.std_logic_1164.all;

15、entity JK isport(prn,clr,clk ,J,K : in std_logic; Q,Qb : out std_logic);end JK;architecture a of JK is signal a,b : std_logic;begin process(prn,clr,clk,J,K,a,b)beginif prn=0and clr=0 then a=X;b=X;elsif prn=0and clr=1 then a=1; b=0;elsif prn=1and clr=0 then a=0; b=1;else if rising_edge(clk) then if j

16、=0 then if k=0 then null; else a=0; b=1; end if; else if(k=0) then a=1; b=0; else a=not a; b=not b; end if; end if;end if;end if;end process;q=a;qb=b;end a ;3、 执行编译设置顶层文件：首先打开准备进行编译的JK.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件JK进行的。执行编译：选择菜单projectstart compilation,或直接单击工具栏的编译快捷

17、按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件保存为JK.vwf（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignmentssetting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真器，选择Functional（5） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键

18、，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真

19、程序仿真得到的图形如下实验四 6位双向移位寄存器的设计 1实验目的：掌握QuartusII的VHDL语言描述输入法（1） 掌握VHDL语言描述输入法（2） 掌握VHDL语言（3） 理解if语句进行描述计数器。2 、实验内容（1）设计一个6位双向移位寄存器（2）根据VHDL语言描述输入法编译和波形仿真。3 、实验要求(1) 熟悉VHDL语言描述输入法(2) 设计一个移位寄存器的VHDL程序，既能从高位向低位移动，又能从低位向高位移动。端口说明： 预置数据输入端：predata 脉冲输入端：clk 移位寄存器输出端：dout 工作模式控制端：M1，M0 左移串行数据输入：ds1 右移串行数据输入（

20、低位向高位）：dsr 寄存器复位端：reset(3) 用QuartusII软件编译和波形仿真(4) 把自己认为好的实验结果写成实验报告。（要计成绩）(5) 工作模式控制表：M1 M0模式0 0保持0 1右移1 0 左移1 1预加载3、 实验步骤在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名shuangxiangyiweijicun 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，

21、根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其

22、保存程序如下：3、 执行编译设置顶层文件：首先打开准备进行编译的shuangxiangyiweijicun.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件JK进行的。执行编译：选择菜单projectstart compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件

23、保存为shuangxiangyiweijicun.vwf（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignmentssetting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真器，选择Functional（6） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波

24、形仿真需要观察的节点信号，然后单击送入选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序仿真得到的图形如下实验五 电子钟的VHDL程序设计 1实验目的：掌握QuartusII的VHDL语言描述输入法（1） 掌握VHDL语言描述输入法（2） 掌握VHDL语言（3） 掌握VHDL语言描述和图形设计的结合2 、实

25、验内容（1）设计电子钟的VHDL程序（2）根据VHDL语言描述输入法编译和波形仿真。3 、实验要求(1) 熟悉VHDL语言描述输入法(2) 设计一个含时、分、秒的时钟 (3) 用QuartusII软件编译和波形仿真(4) 把自己认为好的实验结果写成实验报告。（要计成绩）4、 实验步骤在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名time 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第

26、三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，

27、并将其保存程序如下： 3、 执行编译设置顶层文件：首先打开准备进行编译的time.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件time进行的。执行编译：选择菜单projectstart compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件保存为time.vwf

28、（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignmentssetting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真器，选择Functional（7） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入选中按钮，在sel

29、ected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序仿真得到的图形如下实验六 七段数码显示译码器设计 1实验目的（1） 掌握使用并行下载程序（2） 掌握数码显示的原理（3） 掌握FPGA开发板的基本结构2 、实验内容（1）设计译码器的VHDL程序（由计数器得到译码器的输入值）（2）将VHDL程序下载到FPGA芯片中（3）连接连

30、线，观察数码显示的结果（共阴数码管）3 、实验要求(1) 熟悉VHDL程序下载(2) 设计一个能显示1-9数字的程序，用数码管显示数字(3) 把自己认为好的实验结果写成实验报告。（要计成绩）实验步骤在Quartusll管理器窗口中选择菜单filenew project wizard,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名SMG 新建项目向导第二页，单击按钮”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的

31、EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单filenew,或单击新建文件按钮，出现new对话框，在Design File中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存程序如下： 3、 执行编译设置顶层文件：首先打开准备进行编译的SMG.vhd，

32、执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件SMG进行的。执行编译：选择菜单projectstart compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译4、波形仿真（1）新建波形文件选择菜单filenew,在new 对话框中选择VerficationDebugging Filevector waveform file,出现波形编辑窗口，将文件保存为SMG.vwf（2）设置仿真器鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignments

33、setting,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真器，选择Functional（8） 插入仿真节点在波形编辑窗口的name栏目下，单击鼠标右键，选择InsertInsert node or bus ,出现Insert node or bus的对话框，查找节点信息，插入节点 选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认5、编辑输入波形 选

34、择菜单EditEnd Time,根据需要修改最大仿真时间选择菜单EditGrid size,根据需要修改网格大小6、运行仿真器选择菜单Projectingstart simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序仿真得到的图形如下实验电路图实验七 预置分频器实验 1实验目的（1） 掌握使用并行下载程序（2） 掌握VHDL语言（3） 掌握分频器的设计方法2 、实验内容（1）根据VHDL语言描述输入法编译和波形仿真（2）将VHDL程序下载到FPGA芯片中（3）连接连线，用扬声器听不同分频数的声音3 、实验要求(1) 熟悉VHDL程序下载(2) 设计一个预置分频器，用扬声器测试分频结果(3) 掌握if语句(4) 把自己认为好的实验结果写成实验报告。（要计成绩）实验