嵌入式FPGA培训资料.pptx

1、FT工作室 培训一 FPGA初步认识,一. 逻辑器件 1. 固定的或定制的 2. 可编程的或可变的 其中固定的或定制的逻辑器件通常称为专用芯片（ASIC）。ASIC是为了满足特定的用途而设计的芯片，例如：MP3解码芯片。 ASIC优点：通过固化的逻辑功能和大规模的工业化生产， 降低了芯片的成本，同时提高了产品的可靠性。 ASIC缺点：设计周期很长，而且投资大，风险高，一旦设计结束后，功能就固化了，以后的升级改版困难比较大。 FPGA技术之所以具有巨大的市场吸引力，根本原因在于：FPGA不仅可以解决电子系统小型化，低功耗，高可靠性等问题，而且其开发周期短，投入少，芯片价格不断下降。,FT工作室,

2、二. FPGA/CPLD介绍 CPLD是复杂可编程逻辑器件(Complex Programable Logic Device) 的简称. FPGA是现场可编程门阵列(Field Programable Gate Array)的简称.两者都统称为可编程逻辑器件. 三. FPGA的工艺结构 1.基于SRAM结构的FPGA 优点：可以用较低的成本来实现较高的密度和较高的性能； 缺点：掉电后SRAM会失去所有配置，导致每次上电都需重新加 载，重新加载需外部的器件来实现； 2. 基于反熔丝结构的FPGA 这种结构的FPGA只能编程一次，编程后和ASIC一样成为了固定逻辑器件，应用环境条件苛刻的领域，航空

3、，航天，军工等领域。 3. 基于FLASH结构的FPGA 优点：具备反复擦写和掉电后内容非易失性特性，同时具备SRAM结构的灵活性，反熔丝结构的可靠性及更高的安全性。 缺点: 成本比较高，没有大规模使用,FT工作室,四.FPGA三大厂商(结合开发板介绍) 1.ALTERA (配合QuartusII说明各个型号)(SRAM结构) 面向低成本的 Cyclone(I,II,III)系列 FT培训所用为CycloneII 系列EP2C8Q型号 面向高性能的Stratix(I,II,III)系列 2.Xilinx (SRAM结构) 面向低成本的Spartan-3 FPGA系列 高性能的Virtex-5

4、fpga系列 3.Actel(反熔丝结构,FLASH结构) 五.工程项目中FPGA芯片选择策略和原则 1.尽量选择成熟的产品系列 2.尽量选择兼容性好的封装 3.尽量选择一个公司的产品,FT工作室,六. FPGA最小系统(结合开发板介绍) 最小系统:可以使FPGA正常工作的最简单的系统，主要包括：FPGA芯片，下载电路，外部时钟，复位电路和电源。 七.管脚设计 FPGA管脚主要包括：用户I/O，配置管脚，电源，时钟及特殊应用管脚，其中有些管脚有多种用途。注：在设计FPGA电路之前，一定要认真阅读相应FPGA的芯片手册。 1.用户I/O（LVDS）：可用作输入或输出，或者双向口，同时可作为LVD

5、S差分对的负端 2.配置管脚 MSEL1.0：用于选择配置模式。FPGA有多种配置模式：主动，被动，快速，正常，串行，并行等 DATA0：FPGA串行数据输入，连接配置器件的串行数据输出管脚,FT工作室,DCLK： FPGA串行时钟输出，为配置器件提供串行 时钟 nCSO（I/O）： FPGA片选信号输出，连接至配置器件的nCS管脚（用作普通I/O需要在 QuartusII软件中设置） ASDO（I/O）:FPGA串行数据输出，连接至配置器件的ASDI管脚 nCONFIG: 用户模式配置起始信号 nSTATUS：配置状态信号 CONF_DONE：配置结束信号 3. 电源管脚 VCCINT：内核

6、电压（与FPGA芯片采用工艺有关，130nm工艺为1.5V，90nm工艺为1.2v VCCIO: 端口电压。一般为3.3V 4. 时钟管脚 VCC_PLL：锁相环管脚电压，直接连VCCIO。 VCCA_PLL：锁相环模拟电压，一般通过滤波器连接到VCCINT上 GNDA_PLL:锁相环模拟地 GNDD_PLL:锁相环数字地,FT工作室,八.FPGA EP2C8Q内部结构组成 1.CycloneII的系列型号介绍(altera选型指南.pdf第8页) 2.CycloneII系列FPGA内部,资源按行列呈二维分布(逻辑阵列,M4K存储器块,乘法器,时钟资源,输入输出单元等资源)(手册28页) 3.

7、逻辑单元(Logic Element,LE)是最小的逻辑单元,一个逻辑阵列包含16个LE以及一些其他资源,一个LE组成:一个4输入的查找表,一个可编程的寄存器,一条进位链,和一条寄存器级连链.(手册29页) 4.时钟资源 主要包括全局时钟树和锁相环两个部分。 全局时钟树就称为全局时钟网路，它负责把时钟分配到器件内部的各个单元，控制器件内部的所有资源。 锁相环可以完成分频，倍频，移相等有关时钟的基本操作。 九.FPGA工作原理,FT工作室,十.输入/输出引脚 CycloneII FPGA的输入输出引脚被分为几组（I/O Bank）,每个输入输出组都有单独的供电电源，因而用户可以为不同的输入输出组

8、提供不同的电压，从而在不同的输入输出组内使用不同的输入输出标准。不同型号的CYCLONEII FPGA的输入输出组的数目不同（结合quartusII软件的管脚设置说明），规模较小的EP2C5Q和EP2C8Q包含有4个输入输出组，其余型号包括8个组。每个输入输出组都包含一个供电引脚，称为VCCIO.一个输入输出组可以同时支持单端标准和查分标准，只要其需要的VCCIO相同。,FT工作室,十一.FPGA芯片的配置 FPGA支持3种配置方式:主动串行(AS),被动串行(PS)和JATG模式 (用哪一种模式,用管脚msel进行选择: msel1:0 :00:AS(20MHZ) 01:PS 10:快速AS

9、(40MHZ) 任意:JTAG模式 JTAG:可以通过他取得所需要的数据,主要用与测试,也可用来配置FPGA芯片. JTAG配置方式不受msel的制约,可随时启动配置过程. JTAG 使用一个4线接口. 包括 TDI:数据输入,和时钟的上升沿同步 TDO:数据输出,和时钟的下降沿同步 TMS:模式选择输入,和时钟的上升沿同步 TCK:时钟输入,FT工作室,主动串行（AS）使用四线接口和配置芯片进行通信。包括串行时钟线（DCLK），串行数据输出（DATA），串行数据输入（ASDI）和片选（nCS）。连接如图： 配置分为三个阶段：复位阶段，配置阶段和初始化阶段，在FPGA配置过程中，所有的用户可用的输入输出都处于高阻态状态。 1.上电后进入复位阶段。在复位阶段nCONFIG和nSTATUS信号均为低电平，在上电复位结束后，FPGA芯片释放nSTATUS信号，nSTATUS信号由外部上拉电阻拉高，芯片进入配置阶段。 2.在配置阶段，FPGA通过将nCSO信号拉低来使能串行配置器件。当配置完毕后，FPGA释放CONF_DONE信号，CONF_DONE信号由外部上拉电阻拉高。CONF_DONE信号被拉高使得FPGA进入初始化阶段。 3.初始化阶段是配置过程的最后阶段，IN