quartus软件使用及VHDL语言.ppt

1、南方科技大学紫金学院电子设计自动化是20世纪90年代初由计算机辅助设计、计算机辅助制造、计算机辅助制造和计算机辅助工程发展而来的。电子设计自动化主要使用计算机作为工具。设计人员利用相关软件在EDA平台上完成设计工作，然后计算机自动完成逻辑编译、简化、优化、仿真，直至目标芯片的自适应编译和程序下载。紫金学院南院电子设计自动化简介，手工设计方法的缺点是：1)复杂电路的设计和调试非常困难。2)如果某个过程中有错误，查找和修改非常不方便。3)设计过程中产生了大量的文档，难以管理。4)对于集成电路设计，设计实现过程与具体生产过程直接相关，可移植性差。5)实际测量只能在设计样机或生产芯片后进行。电子设计自

2、动化技术与众不同：1)硬件描述语言被用作设计输入。2)图书馆简介。3)设计文件的管理。4)强大的系统建模和电路仿真功能。5)适用于高效大系统设计的自顶向下设计方案。6)充分利用计算机自动设计、仿真和测试技术。7)设计人员的硬件知识和经验较低。8)良好的高速性能。9)纯硬件系统可靠性高。紫金学院，南方理工学院，EDA设计流程，设计输入，原理图，VHDL语言，项目编译，功能和时序模拟，配置下载，硬件测试，紫金学院，南方理工学院，软件介绍，Quartus是Altera公司提供的软件。设计输入、组件适配、时序仿真和功能仿真以及程序下载的整个过程都可以在Quartus上完成。Quartus支持其他公司提

3、供的EDA工具接口。2.提供独立于结构的可编程逻辑设计环境。3。提供丰富的库单元供设计人员调用，包括74系列的所有设备和各种特殊的逻辑功能。该软件支持硬件描述语言设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。主要功能：南京科技大学紫金学院，Quartus使用流程，新项目，设计输入，南京科技大学紫金学院，新项目指南，Quartus使用流程，设计输入，南京科技大学紫金学院，工作库，项目名称，项目顶层设计实体名称，必须与设计文件中的实体名称匹配，但不能与项目名称、项目名称和顶层文件不一致，Quartus使用流程，设计输入， 任何设计都是一个项目，必须为此

4、项目建立一个文件夹，以放置与此项目相关的所有设计文件。 默认情况下，此文件夹是工作库。通常，不同的设计项目最好放在不同的文件夹中，而同一项目的所有文件必须放在同一个文件夹中。南京科技大学紫金学院，Quartus使用流程，设计输入，EP1C3T144C8在旋风中，Quartus使用流程，设计输入，南京科技大学，Quartus使用流程，设计输入，南京科技大学，显示项目相关信息，Quartus使用流程，设计输入，南京科技大学紫金学院，Quartus使用流程，新文件，原理图文件，VHDL语言文件，设计输入，南京科技大学紫金学院，添加相关组件， Quartus使用流程，设计输入，南京科技大学紫金学院，输

5、入所需组件名称，如：and2，添加and门组件，Quartus使用流程，设计输入，添加输入信号“输入”和输出信号“输出”，添加输入和输出组件，Quartus使用流程，设计输入，修改名称，修改输入和输出信号名称以方便确认，Quartus使用流程，设计输入，命名and门，保存文件，Quartus使用流程，设计输入，紫金学院，南方科技大学， 编译按钮，编译状态栏，编译文件，Quartus使用流程，项目编译，新波形文件，Quartus使用流程，函数和时间序列模拟，紫金学院，南方科技大学，保存波形文件，波形文件名与原始文件名一致，便于编辑，Quartus使用流程，函数和时间序列模拟，双击空白区域设置节点

6、，Quartus使用过程，然后点击此按钮，函数和时间序列模拟， 南方科技大学紫金学院，选择Pins:all，显示所有节点，然后点击列表按钮，选择需要添加到右侧的节点，设置节点，Quartus使用流程、功能和时间序列模拟，南方科技大学紫金学院，设置模拟时间，Quartus使用流程、功能和时间序列模拟，南方科技大学紫金学院，为输入信号赋值，Quartus使用流程、功能和时间序列模拟，赋值按钮，选择此命令打开模拟面板。 紫金学院，南方科技大学，模拟面板设置，点击此按钮导入要模拟的文件，紫金学院，南方科技大学，时序模拟波形结果，紫金学院，南方科技大学，点击引脚按钮，选择此按钮，为电路分配引脚，选择合适

7、的引脚位置，Quartus使用流程，引脚配置，紫金学院，南方科技大学，选择模式5，其中键1和键2用作输入端子A和B的引脚；D1是输出Y的管脚，紫金学院，南方理工学院、南方理工学院，电路配置管脚，Quartus使用流程，管脚配置，紫金学院，南方理工学院，管脚配置后编译！pin配置，紫金学院，南方工业大学，点击此按钮设置硬件，选择程序/配置，下载文件，Quartus使用过程，文件下载，紫金学院，南方工业大学，双击USB Blaseter，硬件设置，Quartus使用过程，文件下载，然后点击关闭关闭，紫金学院，南方工业大学，硬件设置后，点击开始按钮下载文件，然后你可以在实验箱上操作它。四次使用流程，

8、硬件测试，南京科技大学紫金学院，南京科技大学紫金学院，基本结构简介，基本语句设计，组合电路设计，时序电路，硬件描述语言基础，南京科技大学紫金学院，简介，传统数字电路设计方法不适合设计大规模系统。许多软件公司已经开发出了具有自己特点的硬件描述语言，这是非常不同的。因此，硬件设计工程师需要一种功能强大且标准化的硬件描述语言，作为一种可以相互通信的设计环境。1981年，美国国防部提出了一种新的硬件描述语言VHSIC硬件描述语言，它有两个成果：描述复杂的数字电路系统；成为国际硬件描述语言标准，VHDL硬件描述语言基础，南方科技大学紫金学院优势，用于复杂设计和多层次设计。支持设计库的重用和独立于硬件的设

9、计，一个设计可以用于不同的硬件结构，不需要知道太多的硬件细节VHDL是可读且容易理解的。介绍，硬件描述语言基金会，紫金学院，南方科技大学，请注意，VHDL不区分大小写，除了中的内容。图书馆；使用IEEE . STD _ logic _ 1164 . all；实体与门是端口(a，b:输入标准逻辑；y:输出标准_逻辑)；结束与门；“与”门的结构rhl开始于y=a和b；结束rhl。VHDL语言的基本结构，以双输入与门为例，文件名为： and _ gate.vhd，这是VHDL硬件描述语言的基础。南方科技大学紫金学院图书馆，图书馆是用VHDL语言编写的源程序及其编译数据的集合，它由各种软件包组成，包括

10、STD库和IEEE库。IEEE库是根据国际IEEE组织制定的工业标准编制的标准资源库，常用的包有std_logic_1164包、std_logic_signed和std_logic_unsigned包、std_logic_arith包。使用库必须使用以下语句：library ieee南方科技大学紫金学院，该软件包提供了各种数据类型、函数定义、各种类型的转换函数和操作等。常见的软件包如下。std_logic_1164包：公共数据类型的定义(std_logic、std_logic_vector等。)和函数、各种类型的转换函数以及逻辑运算。包，包必须使用以下语句：使用ieee.std _ logic

11、 _ 1164，紫金学院，南方理工学院，实体，主要用于定义设计所需的输入和输出信号。实体名称是端口(列出输入/输出信号端口)；结束实体名称；实体与门是端口(a，b:输入位；y : out BIT)；结束与门；描述：1文件名和实体名应该一致。每个语句都标有；结束了。实体格式如下，南工大紫金学院硬件描述语言基金会，1基本标识符由字母、数字和下划线组成，2第一个字符必须是字母，最后一个字符不能是下划线，3不允许两个连续的下划线，4关键字不能用于标识符，5大小写相等，实体名称是VHDL标识符之一。标识符是用户为常量、变量、信号、端口、子程序或参数定义的名称，是VHDL的标识符，是标识符的命名规则，如h

12、 _ adder、mux21，示例是合法的标识符；2adder、_ mux21、ful _ _ adder、adder _和是错误的标识符。实体，紫金学院，南方工业大学，3端口定义信号名称，端口模式和端口类型。实体与门是端口(a，b:输入位；y : out BIT)；结束与门；硬件描述语言基础，端口类型，端口模式，信号名称，端口模式包括：输入，输出，输入输出，缓冲区。5以关键字end结束实体，端口类型定义了端口的数据类型，信号名称是标识符，应该符合标识符的命名规则。实体，南方工业大学紫金学院，VHDL语言的基本结构，VHDL数据类型，VHDL数据类型可分为逻辑数据类型和数字数据类型。逻辑数据类

13、型，位信号形式：(0，1)；bit_vector信号形式：“00111”等。以上三种数据类型都是在std库的standar包中定义的。std_logic(标准逻辑位)信号形式：0，1，x(不确定)，z(高电阻)，l(弱信号0)，h(弱信号1)，w(弱信号不确定)，(不可能的情况)。std_logic_vector(标准逻辑位向量)，两者都在ieee库的std_logic_1164包中定义。要使用这两种数据类型，必须有两个声明语句：使用IEEE . STD _ logic _ 1164 . all；紫金学院，南方工业大学，建筑)，建筑结构实体名称的名称为-声明开始-结构部分结束结构名称；该结构描

14、述了实体的行为功能，其格式如下：and _ gate的体系结构rhl是begin y=a和b；结束rhl。1的声明部分包括：结构使用的内部信号和数据类型；组件实例化声明。结构部分，2主要包括：并行语句信号分配；过程(顺序语句)；组件实例化语句。3最终结束结构部分。，VHDL语言的基本结构，逻辑运算符，And，or，Not，Nand，Nor，Xor，Xnor。可执行逻辑运算的数据类型：位、位向量、布尔std逻辑、std逻辑向量，紫金学院、南方工业大学、图书馆IEEE使用IEEE . STD _ logic _ 1164 . all；实体aaaa是端口(a，b: IN std _ logicy:输

15、出标准_逻辑)；结束aaaaaaaa IS的架构rhl开始于y=a和b；结束rhl。示例1，注意：std_logic是标准的逻辑位数据类型，它定义了9个不同的值：0、1、x等。使用Ieee库中std_logic_1164包的所有资源，VHDL语言的基本结构，std_logic_1164程序库：通用数据类型(std_logic，std_logic_vector)和函数定义，各种类型的转换函数和逻辑运算。紫金学院，南方理工学院，图书馆；使用IEEE . STD _ logic _ 1164 . all；实体xor2是端口(a，b:输入标准逻辑；y:输出标准_逻辑)；结束xor2xor2的体系结构rhl是从y=xor b开始的；结束rhl。注意：xor是一个异或逻辑运算符和一个关键字，所以实体名和结构名不能是xor。利用Ieee库中std_logic_1164包的所有资源，以及南方科技大学紫金学院VHDL语言的基本结构，项目的顶层设计实体名称必须与设计文件中的实体名称相匹配。练习：编写