第6章 存储系统及半导体存储器.ppt

1、第6章 存储系统及半导体存储器,6.1 存储系统与半导体存储器的分类 6.2 存储器层次结构及译码电路 6.3 随机存储器（RAM） 6.4 只读存储器(ROM) 6.5 CPU与存储器的连接 6.6 高速缓存Cache及其工作原理 习题与思考题,6.1.1 存储系统 计算机的存储器分为内存储器和外存储器。内存储器用来存放当前系统运行的程序和数据，是计算机主机的一部分，一般把具有一定容量且速度较高的存储器作为内存储器，CPU可直接用指令对内存储器进行读写。在微机中通常用半导体存储器作为内存储器。外存储器是存储容量大、速度较低、位于主机之外的存储器。外存储器用来存放暂时不用的程序和数据，CPU不

2、能直接用指令对外存储器进行读写，要使用外存储器中的信息，必须先将它调入内存储器。,6.1 存储系统与半导体存储器的分类,随着操作系统的发展，程序员摆脱了在内外存之间进行地址定位的操作，通过软件、硬件之间的结合，把内存和外存统一成了一个整体，内存-外存形成了一个存储层次，即存储系统。从整体看存储系统的速度接近于内存的速度，其容量接近于外存的容量，而每位平均价格接近于廉价的慢速的外存平均价格。内存-外存存储层次的形成，解决了存储器的大容量和低成本之间的矛盾。,在速度方面，计算机的内存和CPU大约有一个数量级的差距，限制了CPU速度潜力的发挥。现代计算机中为了解决内存与CPU速度不匹配的瓶颈，在CP

3、U和内存中间增加一层高速缓冲器（Cache），这样构成了高速缓存（Cache）-内存层次。要求Cache在速度上能跟CPU的运算速度相匹配。高速缓存-内存采用的地址映像调度技术是完全由硬件来实现。从CPU的角度看，Cache -内存层次的速度是接近于Cache的。 以上叙述了内存-外存和Cache-内存这两种存储层次，在现代微机中同时采用这两种存储层次，构成Cache-内存-外存三级存储系统。这三级存储系统的形成，满足了现代微型计算机对存储系统的速度快、容量大且价格低廉的要求。,6.1.2 半导体存储器的分类及特点 微型机的存储体系中，内存一般用来存放当前活跃的程序和数据，其速度高、容量小、每

4、位价格高。目前主要采用半导体存储器，使用随机存取方式，外存用于存放当前不活跃的程序和数据，其速度慢、容量大、每位价格低，一般采用软磁盘、硬磁盘、光盘、磁带机；缓冲存储器用在两个具有不同工作速度的部件之间，在交换信息时起缓冲作用，一般称之为cache。在本章主要学习用作内存的半导体存储器。,半导体存储器的分类方法有很多种。按器件原理分，有双极型存储器和MOS型存储器；按存取方式来分，有随机存取存储器（RAM）和只读存储器（ROM）；按存储原理来分，有静态存储器（SRAM）和动态存储器（DRAM）；近年来由Intel公司推出一种闪速存储器（Flash Memory）的新型半导体存储器，其特点是既具

5、有RAM易读易写、体积小、集成度高、速度快等优点，又有ROM断电后信息不丢失等优点。,1. 半导体存储器的分类,半导体存储器分类如图6.1所示。,2. 半导体存储器的性能指标 衡量半导体存储器性能的指标很多，如功耗、可靠性、容量、价格、集成度、存取速度等，但从功能和接口电路的角度来看，最重要的指标是存储器芯片的容量和存取速度。 （1）存储容量 存储容量是指存储器（或存储器芯片）存放二进制信息的总位数，即： 存储容量=存储单元数单元的位数。,存储容量在计算机中通常以字节B（Byte）为单位，如存储容量为256KB、512KB、1MB等。为了表示大容量的存储器，用MB、GB、TB为单位。 在衡量半

6、导体存储芯片时，由于不同的存储芯片的集成方式不同，有些芯片一个单元可以存放8个二进制位，有的只能存放 4个二进制位，有的只能存放1个二进制位，所以在衡量存储芯片的容量时不能单纯地用字节来衡量。通常采用比特（Bit）作为芯片的容量单位。如N8、N4、N1这样的形式来表示芯片的容量。其中N表示存储单元数，后面的数字则表示一个单元可以存放二进制数的位数。,（2）存取时间 存取时间是反映存储器工作速度的一个重要指标，是指从CPU给出有效的存储器地址启动一次存储器读/写操作，到该操作完成所经历的时间。具体来说，对一次读操作的存取时间就是读出时间，即从地址有效到数据输出有效之间的时间，通常在101102n

7、s之间。而对一次写操作，存取时间就是写入时间。,（3）存取周期 指连续启动两次独立的存储器读/写操作所需的最小间隔时间。对于读操作，就是读周期时间；对于写操作，就是写周期时间。通常，存取周期应大于存取时间，因为存储器在读出或者写入数据之后还要用一定的时间来完成内部操作，这一时间称为恢复时间。读出或者写入时间加上恢复时间才是读写周期。由此可见，存取时间和存取周期是两个不同的概念。,（4）可靠性 可靠性指存储器对环境温度与电磁场等变化的抗干扰能力。半导体存储器由于采用大规模集成电路结构，可靠性较高，平均无故障时间一般都在几千小时以上。 （5）集成度 对于半导体存储器来说，集成度是一个重要的衡量指标

8、。集成度是指在平方毫米芯片上集成基本电路的数量。衡量半导体存储器的其它技术指标还有功耗、性价比等指标，其中功耗含维持功耗和操作功耗。,3. 半导体存储器的特点 下面根据半导体存储器的分类来介绍其特点。 （1）RAM的分类及特点。RAM按器件原理可分为双极型和MOS型两类。 双极型RAM。双极型RAM主要包括TTL型、ECL型存储器。它的特点是存取速度高，但集成度低、功耗大、成本高。目前主要用于速度要求高的微型机中。 MOS型RAM。MOS型RAM分为静态SRAM和动态DRAM两种。,静态SRAM的特点 静态RAM一般用6管构成的触发器作为基本存储单元。集成度介于双极型RAM与动态RAM之间，不

9、需要刷新，易于用电池作备用电源，以解决断电后继续保存信息的问题，功耗低于双极型RAM，但高于动态RAM。 动态DRAM的特点 动态DRAM采用单管作基本存储单元，依靠寄生电容存储电荷来存储信息，因而存在泄漏电流，信息在一定时间内会自然丢失，故必须定时刷新，通常刷新间隔为2ms。集成度比双极型RAM和静态RAM都高，功耗较静态RAM低，价格比静态RAM便宜。,集成随机存储器IRAM（Integrated RAM）。IRAM是将动态存储器的刷新逻辑电路和DRAM集成在一起，具有DRAM的高集成度，不需要外部刷新电路和使用方便等特点； （2） ROM的分类及特点 掩膜只读存储器MROM（Mask R

10、OM）。掩膜只读存储器MROM是制造芯片厂家用定做掩膜对存储器进行编程，一旦制造完毕，其内容就不可更改； 可编程只读存储器PROM（Programmable ROM）。可编程只读存储器PROM 允许用户使用特殊方法一次性写入，一旦写入也不可更改；, 可擦除只读存储器EPROM（Erasable Programmable ROM）。EPROM允许用户多次写入信息，写入操作由专用的写入设备完成。写入之前应先擦除原来写入的信息。一种擦除方式为紫外光擦除，用紫外光照射15分钟左右，芯片中的信息被擦除，成为一块空白的EPROM，可再次写入信息。这类EPROM又叫UV EPROM。另一种擦除方式为电擦除，

11、即用特定的电信号对其进行擦除，可在线操作，因此很方便，这类EPROM又叫EEPROM（Electrically Erasable Programmable ROM）。它的特点是写入时电压要求较高（一般为15V25V），写入速度较慢而不能像RAM那样作随机存取存储器使用；,闪速存储器（Flash Memory）。闪速存储器简称闪存，是由Intel公司推出目前被广泛使用的一种新型存储芯片。它的主要特点是在不加电的情况下可以长期保存数据，又具有非易失性，还可以在线进行快速擦写与重写，兼有EPROM和SRAM的优点。目前大量应用于可移动存储器。,6.2.1 存储器层次结构 存储系统的层次结构是指把不同

12、存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中。现代计算机的存储系统层次主要由高速缓冲存储器Cache、主存储器和辅助存储器组成。,6.2 存储器层次结构及译码电路,图6.2中显示了新型微机系统中的存储器组织。它呈现金字塔形结构，越往上存储器件的速度越快，CPU的访问频度越高；同时，每位存储容量的价格也越高，系统的拥有量越小。,图中可以看到，CPU中的寄存器位于该塔的顶端，它有最快的存取速度，但数量极为有限；向下依次是高速缓冲存储器Cache、主存储器、辅助存储器。位于塔底的存储设备，其容量最

13、大，每位存储容量的价格最低，但速度可能也是较慢或最慢的。,对于现代的微型计算机来说，狭义上说其存储体系结构包括三层：高速缓存（Cache）、内存储器（Memory）、外存储器（Secondary-Memory）。广义上再添加上CPU内部的寄存器（Register），构成微处理器的四层存储体系。存储器的层次结构主要体现在缓存主存和主存辅存这两个存储层次上，如图6.3所示。,从CPU角度来看，缓存主存这一层次的速度接近于缓存，高于主存；其容量和位价却接近于主存。这就从速度和成本的矛盾中获得了理想的解决办法。主存辅存这一层次，从整体分析，其速度接近于主存，容量接近于辅存，位价接近于低速、廉价的辅存位

14、价，这又解决了速度、容量、成本这三者矛盾。现代的计算机系统几乎都具有这两个存储层次，构成了缓存、主存、辅存三级存储系统。,6.2.2 存储器译码方式 1.译码器的译码原理 译码：把输入的二进制代码翻译成所对应的控制信号和信息，也称为解码。 译码器是一个有多个输入和多个输出的组合电路，译码器结构框图如图6.4所示。,当输入n位二进制代码时，有m个代码的输出信号，对应一组输入二进制代码有且仅有一个输出为有效电平，其它输出均为相反电平，有效电平可以是高电平，也可以是低电平。输入代码的位数n与输出信号m的对应关系为：2nm。这样才能保证对应一组输入二进制代码有且仅有一个输出与之对应。,通常使用的译码器

15、的输入位与输出位满足关系2n=m。如2-4 译码器，输入是两位二进制代码A1A0，输出m=4个表示代码原意的信号Y0、Y1、Y2和Y3，对应一组输入二进制代码有且仅有一个输出为有效电平，其它输出均为相反电平，如规定有效电平为高电平，则可得译码器的逻辑对应关系函数：,根据逻辑关系函数可画出译码器的逻辑图如图6.5所示。图中加入了一个选通输入控制端E，低电平有效。当E=0时译码器按译码函数输出。当E=1时译码器禁止输出，所有输出端均为0。,74LS-138是常用的一种3-8译码器，其内部结构如图6.6所示。现以74LS138为例介绍其功能和应用。图中A2A1A0为地址输入端，在译码状态下的8个二进

16、制编码输出端依次为 。 从逻辑图可以看出74LS138在片选信号无效时全为高电平1，此时芯片处于不工作状态；当片选信号处于有效时，只有一个为低电平0有效，其余7个输出引脚全为高电平。,2. 存储器的译码方式 存储器的地址译码方式主要有两种方式：一种是单译码方式（一维译码）；另一种是双译码方式（二维译码）。单译码方式中，N根地址输入线经全译码有2N个输出，可以选中2N个单元，例如，8个单元需要A2A1A0三根地址线，经过全译码后可以产生8个选择线，选择8个存储单元的译码结构如图6.7所示。,单译码方式适合存储单元较少的存储器，这种连接方式简单。因为存储单元是按照一维空间排列方式排列，所以这种译码

17、方式也叫做线性译码方式。对于集成度较高的存储器，存储单元较多的存储芯片来说，如果使用这样译码方式就需要一个庞大的译码电路，例如一个4K8的存储芯片需要一个12-4096译码器，用线性译码显然是不合适的。,在芯片集成度较高的今天，芯片内部都不采用单译码方式，而是将原来的单译码的地址线分成两组，一组作为行地址译码选择，另一组作为列地址译码选择，这样构成一种二维地址译码方式，这种方式也叫做双译码方式，其结构如图6.8所示。,双译码方式采用了两个译码器。存储单元已经不是线性排列方式，采用二维的矩阵方式，行地址有效选中一行，列地址有效选中一列，其行、列地址都有效表示单元被选中。在超大规模集成芯片中，基本

18、都是采用这样的二维译码方式。,随机存储器RAM根据其内部结构特点，可进一步分为静态RAM（SRAM）和动态RAM（DRAM）两类。 6.3.1静态存储器 静态存储电路是由两个增强型的NMOS反相器交叉耦合而成的触发器，如图6.9所示。,6.3 随机存储器（RAM）,其中T1、T2为工作管，T3、T4为负载管，T5、T6为控制管，T7、T8也为控制管，它们为同一列线上的存储单元共用。这个电路具有两个不同的稳定状态：若T1截止则A=1（高电平），它使T2饱和导通，于是B=0（低电平），而B=0又保证了T1截止。所以，这种状态是稳定的。同样，T1导通，T2截止的状态也是相互保证而稳定的。因此，可以用

19、这两种不同状态分别表示1或0。,该基本存储电路的工作过程如下： （1）当该存储电路被选中时， X地址译码线为高电平，门控管T5、T6导通，Y地址译码线也为高电平，门控管T7、T8导通，触发器与I/O线（位线）接通，即A点与I/O线接通，B点与接通； （2）写入时，写入数据信号从I/O线和线进入。若要写入1，则使I/O线为1（高电平），为0（即低电平），它们通过T5、T6、T7、T8管与A、B点相连，即A=1、 B=0，从而使T1截止，T2导通。而当写入信号和地址译码信号消失后，该状态仍能保持。若要写入0，则使I/O线为0，为高，这时T1导通，T2截止，只要不断电，这个状态也会一直保持下去，除非

20、重新写入一个新的数据。,（3）对写入内容进行读出时，需要先通过地址译码使单元选择线为高电平，于是T5、T6、T7、T8导通，A点的状态被送到I/O线上，B点的状态被送到线上，这样，就读取了原来存储器的信息。读出以后，原来存储器内容不变，所以，这种读出是一种非破坏性读出。 由于SRAM的基本存储电路中所含晶体管较多，故集成度较低；而且由T1、T2管组成的双稳态触发器总有一个管子处于导通状态，所以，会持续地消耗电能，从而使SRAM的功耗较大，这是SRAM的两个缺点。静态RAM的主要优点是工作稳定，不需要外加刷新电路，从而简化了外电路设计。,SRAM的芯片有不同的规格，常用的有2101（2564位）

21、、2102（1K1位）、2114（1K4位）、4118（1K8位）、6116（2K8位）、6264（8K8位）和62256（32K8位）等。随着大规模集成电路的发展，SRAM的集成度也在不断增大。现以Intel2114和HM6116为例进行简单介绍。,1. Intel 2114RAM 2114 SRAM的容量是10244=4Kbit。它的框图和引脚配置如图6.10所示。,片选引脚CS，当其为低电平时，该片被选中；读写控制引脚R/W，当其为高电平时，对选中的单元进行读出；当其为低电平时，对选中的单元进行写入。数据的输入和输出是采用双向数据总线，有I/O0I/O3共4个数据引脚。单向地址总线A0A

22、9，共10个地址引脚。 芯片内部的地址译码是两级译码结构，分为列选和行选，其中A4A9共6根地址引脚用于行译码，A0A3共4根地址引脚用于列译码，译码后在芯片内部排成64条行选线和16条列选线，这样通过二维译码器可选中其内部的任何一个单元。,芯片的所有的引脚都可以分为地址引脚（Address）、数据引脚（Data）和控制引脚（Control）。其中地址引脚数是由芯片内部的单元数决定的，地址引脚线数n与单元数m的关系为m=2n；数据引脚线数由每个存储单元能够存放二进制数据的位数决定，每一位对应一根数据引脚线；控制引脚线可以分为两类：片选 （Chip Select）信号或 （Chip Enable

23、）信号，芯片读写控制 （Write Enable）或 信号。 有些芯片还会带有输出允许 （Output Enable）或输出禁止 （Output Disable）信号。芯片要被CPU正常访问，首先芯片要被选中，即片选 有效；如果在读操作，输出允许信号也需要处于有效状态。,HM6116是日立公司生产的一种典型CMOS静态RAM，存储容量为2K8位。共有三个档次的产品：HM6116p-2、HM6116p-3、HM6116p-4，它们的引脚排列及逻辑符号如图6.11所示。,表6-1 HM6116真值表,当 高电平时，不管 及 为何种状态，6116芯片都不能被选中，处于备用状态。当 低电平时，芯片处于

24、运行状态。运行状态包括写入（ 为低， 为任意状态），读出（ 为高， 为低）和不读不写（或称等待）3种情况，详见下表6-1所示 。,1. 动态读写存储器（DRAM）,DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。DRAM的基本单元电路简单，最简单的DRAM单元只需1个管子构成，这使DRAM器件的芯片容量很高，而且功耗低。但是由于电容会逐渐放电，所以对DRAM必须不断读出和再写入，以使泄放的电荷得到补充，也就是进行刷新。一次刷新过程实际上就是对存储器进行一次放大，由于不需要信息传输，所以，这个过程很快。常用的动态RAM有三管动态存储单元或单管动态存

25、储单元两种。,6.3.2 动态读写存储器,三管动态存储单元如图6.12（a）所示，它由T1、T2、T3组成基本单元。T2是存储管，用它的栅极与衬底间的寄生电容Cg存储信息，T1是写数控制管，T3是读数控制管。每个基本单元有两条字选线（读选择线和写选择线）、两条数据线（写数据线和读数据线）。T4为一列上的存储单元所公用，由它来控制对输出电容CD进行预充电。,写入信息时，写选择线为1，T1导通；写入的数据通过T1管存储到T2管的Cg电容中。读出信息时，先给预充脉冲，使T1导通，使读数据线的寄生电容Cg充电到VDD，然后启动读选线（使其为1），进行读出操作。 单管动态存储单元如图6.12（b）所示，

26、它由T1管和寄生电容Cg构成。写入信息时，字选择线为1，T1导通，写入数据由位线（数据线）存入Cg中。读出信息时，字选择线为1，存于Cg中的电荷通过导通的T1输出到数据线上，再经过读出放大器输出。,2. DRAM的刷新 所有的DRAM都是利用电容存储电荷的原理来保存信息。虽然利用MOS管间的高阻抗可以使电容上的电荷得以维持，但由于电容总存在泄漏现象，时间长了其存储的电荷会消失，从而使其所存信息自动丢失。所以，必须定时对DRAM的所有基本存储电路进行补充电荷，即进行刷新操作，以保证存储的信息不变。,所谓刷新，就是每隔一定时间（一般2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入

27、原电路中，以维持电容上的电荷，进而使所存信息保持不变。虽然每次进行的正常读/写存储器的操作也相当于进行了刷新操作，但由于CPU对存储器的读/写操作是随机的，并不能保证在2 ms时间内对内存中所有单元都进行一次读/写操作，以达到刷新效果。所以，对DRAM必须设置专门的外部控制电路和安排专门的刷新周期来系统地对DRAM进行刷新。,在动态存储芯片刷新时，结构上是采用按行刷新，即一次对一行的各个单元同时进行刷新，刷新一行所需要的时间称为刷新周期。刷新一块芯片所需要的周期数由芯片的内部矩阵结构决定的。如果芯片的集成度较大，内部通常再被划分成较小的矩阵，这样所有的矩阵同时进行刷新。 根据动态芯片刷新安排与

28、CPU对存储芯片的读写之间的关系，刷新方式主要有集中刷新方式、分散刷新方式和异步刷新方式三种：,（1）集中刷新方式。集中刷新方式是在DRAM的最大刷新时间间隔中，集中在一个时间段对芯片的每一行都进行刷新，其余时间用于正常的读写操作。集中刷新方式优点是存储器的利用率高，控制比较简单，但在刷新过程中，不能对存储器进行正常的读写访问。这种方式不适合实时性较强的系统使用。 （2）分散刷新方式。分散刷新方式是将各个刷新周期安排在每个正常的读写周期之后。这种刷新方式的时序控制比较简单，对存储器的读写没有长时间的“死区”。但刷新过于频繁，存储器的效率过低。,（3）异步刷新方式。在异步刷新方式下，各个刷新周期

29、安排在最大刷新时间间隔的各个时间点上。它是根据存储器需要同时刷新的最大行数，计算出每一行的间隔时间，通过定时电路向CPU提出一个刷新请求，然后进行一次刷新操作。现在大多数计算机都采用的是异步刷新方式。,3. DRAM芯片举例 DRAM集成度较高，对于同样的引脚数，其单片容量往往比SRAM高。内部存储单元按矩阵形式排列成存储体，通常采用行、列地址复合选择寻址法。目前常用的有4164（64K1Bit）、41256（256K1Bit）、41464（64K4Bit）和414256（256K4Bit）等类型。现以DRAM 4164和414256芯片为例进行介绍。,（1）DRAM 4164的存储芯片结构。

30、 DRAM 4164的结构如下图6.13所示。,(1) DRAM 4164的存储芯片结构 DRAM 4164的内部结构如图6-13所示。4164是64K*1位的芯片。其中8条地址线分两次送入16位地址进行寻址。第一组8位地址为行地址，由行地址选通信号 选通送至芯片内部行地址锁存器内锁存；第二组8位地址为列地址，由列地址选通信号 选通送入列地址锁存器内锁存。行、列地址译码器共同选通某一存储单元，完成读写操作。写入数据时， 上输入低电平，数据加载在Din 数据线上，数据被写入指定单元；读出数据时， 上输入高电平，被访问存储单元的信息通过Dout线输出。,（2）414256的动态存储器芯片结构。 4

31、14256的内部组成如图6.14所示。,414256的基本组成是5125124的存储器阵列。在此基础上设有读出放大器与I/O门控制电路、行地址缓冲器/译码器、列地址缓冲器/译码器、数据输入/输出缓冲器、刷新控制/计数器以及时钟发生器等。存储器访问时，行地址和列地址分两次输入。首先由信号锁存由地址线A8A0输入的9位行地址，然后再由信号锁存由地址线A8A0输入的9位列地址，经译码选中某一存储单元，在读/写控制信号的控制下，可对该单元的4位数据进行读出或者写入。,由于动态存储器读出时须预充电，因此每次读写操作均可进行一次刷新。MCM414256需要每8ms刷新一次。刷新时通过在512个行地址间按顺

32、序循环进行刷新，可以分散刷新，也可以连续刷新。分散刷新也称为分布刷新，是指每15.6s刷新一行；连续刷新是对512行集中刷新。 MCM414256必须每8ms进行一次快速刷新，MCM41M256每64 ms进行一次快速刷新。,（3）增强型动态存储芯片EDRAM（Enhanced DRAM）。 增强型EDRAM是在DRAM芯片上集成了一个SRAM的小容量Cache尽管这一新技术并不复杂，却带来DRAM芯片性能显著改进。图6.15给出一个1M4位EDRAM的结构框图。,访问1M4位的EDRAM芯片需20位内存地址。在行选通信号作用下，内存地址的高11位经A0A10地址引脚输入，作为行地址并被锁存，

33、并同时保存在最后读出行地址锁存器中。 DRAM阵列的2048行中此地址指定行的全部数据512 4位，被读取到SRAM Cache中暂存。内存地址的低9位，在列选通信号作用经A0A8地址引脚输入，作为列地址并被锁存。,读允许信号有效时，512个4位组的SRAM Cache中某一4位组被此列地址选中，其4位组经D0D3送出芯片。下一次读取时，输入的行地址立即与最后读出行地址锁存器的内容进行11位的比较，若相符则SRAM Cache命中，由输入的列地址从Cache选择某一位组送出即可。只在比较不相符时，才需要如刚才所述那样驱动DRAM阵列。更新SRAM Cache和最后读出行地址门锁器的内容，并送出

34、指定的4位组。,显然，以SRAM Cache保存一行内容的办法，对成块传送非常有利。如果连续的地址高序位相同，属于同一行地址，那么连续变动的列地址就会使SRAM Cache中相应位组连续读出，这称为猝发（突发）式读取。 这种结构还带来另外两个好处：一是在SRAM Cache读出期间可同时对DRAM阵列进行刷新；二是芯片内的数据输出路径（由SRAM到I/O）与数据输入路径（由I/O到列写选择和读出放大器）是分开的，允许在写操作完成的同时来启动同一行的读操作。,在学习RAM芯片时，需要掌握一个原则，学习RAM芯片引脚结构时，可以把芯片的引脚线按照功能分成3组，地址线、数据线和控制线。地址线数可以从

35、一个芯片容量获取，例如，一个8K8的芯片其容量8K=213，这样就可以知道其地址线为13根。 如果芯片的集成度较高，它们的地址线通常与 和 分组使用，结构上只有一半地址线数；数据线的数目代表一个存储单元能够存放二进制数据的位数，如果线是单向的，通常由DIN和DOUT两部分组成，在使用时可以统一考虑；控制线考虑主要的两根，一根是片选信号 ，有些芯片的名称为 ，其作用都是相同的，另外一根是 信号，有的芯片名称是 ，其作用也都是相同的，高电平为读有效、低电平写为有效。容量决定地址线数，存储单元位数决定数据线数。,6.4.1 掩膜ROM 所谓掩膜ROM，是指生产厂家根据用户需要在ROM的制作阶段，通过

36、“掩膜”工序将信息做到芯片里，适合于批量生产和使用。这类ROM可由二极管、双极型晶体管和MOS电路组成，其工作原理是类似的。 图6.16为一个简单的44位MOS管ROM，采用单译码结构。两位地址线A1、A0译码后可译出四种状态，输出4条选择线，分别选中4个单元，每个单元有4位输出。,6.4 只读存储器(ROM),在图中所示的矩阵中，行和列的交点，有的连有管子，有的没有，这是工厂根据用户提供的程序对芯片图形(掩膜)进行二次光刻所决定的，所以称为掩膜ROM。若地址线A1A0=00B，则选中0号单元，即字线0为高电平，若有管子与其相连(如位线2和0)，其相应的MOS管导通，位线输出为0，而位线1和3

37、没有管子与字线相连，则输出为1。 故存储器的内容取决于制造工艺，图6.16存储矩阵的内容如表6-2所示。,表6-2 掩膜ROM存储矩阵的内容,6.4.2 可擦编程只读存储器(EPROM) 在实际工作中，一个新设计的程序往往需要经历调试、修改过程，如果将这个程序写在ROM和PROM中，就很不方便了。EPROM是一种可以多次进行擦除和重写的ROM。在EPROM中，信息的存储是通过电荷分布来决定的，所以编程过程就是一个电荷聚集过程。编程结束后，尽管撤除了电源，但由于绝缘层的包围，聚集的电荷无法泄露，因此电荷分布维持不变。,EPROM具有可修改性，在它的正面，有一个石英玻璃窗口，当用紫外线光源通过窗口

38、对它照射1520分钟后，其内部电荷分布被破坏，聚集在各基本存储电路中的电荷形成光电流泄露走，使电路恢复为初始状态，片内所有位变为全1，从而擦除了写入的信息。经擦除后的EPROM芯片可在EPROM编程器上写入新的内容，即重新编程。 1. EPROM的存储单元电路 通常EPROM存储电路是利用浮栅MOS管构成的，又称FAMOS管(Floating gate Avalanche Injection Metal-Oxide-Semiconductor，即浮栅雪崩注入MOS管)，其构造如图6.17(a)所示。,该电路和普通P沟道增强型MOS管相似，只是浮栅管的栅极没有引出端，而被SiO2绝缘层所包围，称

39、为“浮栅”。在原始状态，该管栅极上没有电荷，没有导通沟道，D和S是不导通的。如果将源极和衬底接地，在衬底和漏极形成的PN结上加一个约24 V的反向电压，可导致雪崩击穿，产生许多高能量的电子，这些电子比较容易越过绝缘薄层进入浮栅。 注入浮栅的电子数量由所加电压脉冲的幅度和宽度来控制，如果注入的电子足够多，这些负电子在硅表面上感应出一个连接源漏极的反型层，使源漏极呈低阻态。当外加电压取消后，积累在浮栅上的电子没有放电回路，因而在室温和无光照的条件下可长期地保存在浮栅中。,将一个浮栅管和MOS管串起来组成如图6.17 (b)所示的存储单元电路。于是浮栅中注入了电子的MOS管源漏极导通，当行选线选中该

40、存储单元时，相应的位线为低电平，即读取值为0，而未注入电子的浮栅管的源漏极是不导通的，故读取值为1。在原始状态，没有经过编程，浮栅中没注入电子，位线上总是l。 消除浮栅电荷的办法是利用紫外线光照射，由于紫外线光子能量较高，从而可使浮栅中的电子获得能量，形成光电流从浮栅流入基片，使浮栅恢复初态。EPROM芯片上方有一个石英玻璃窗口，只要将此芯片放入一个靠近紫外线灯管的小盒中，一般照射10分钟左右，读出各单元的内容均为FFH，则说明该EPROM已擦除。,2. 典型EPROM芯片介绍 EPROM芯片有多种型号，如2716(2 K8 bit)、2732(4 K8 bit)、2764(8 K8 bit)

41、、27128(16 K8 bit)、27256(32 K8 bit)等。下面以2764A为例，介绍EPROM的性能和工作方式。 Intel 2764A有13条地址线，8条数据线，2个电压输入端Vcc和Vpp，一个片选端 ，此外还有输出允许 和编程控制端 ，其功能框图如图6.18所示。,（1）读方式 读方式是2764A通常使用的方式，此时两个电源引脚Vcc和Vpp都接至+5 V，PGM接至高电平，当从2764A的某个单元读数据时，先通过地址引脚接收来自CPU的地址信号，然后使控制信号 、 都有效，于是经过一个时间间隔，指定单元的内容即可读到数据总线上。,Intel 2764A有六种工作方式，如表

42、6-3所示。,表6-3 2764A的工作方式选择表,（2）备用方式 只要 为高电平，2764A就工作在备用方式，输出端为高阻状态，这时芯片功耗将下降，从电源所取电流由100 mA下降到40 mA。 （3）编程方式 这时，Vpp接+12.5 V，Vcc仍接+5 V，从数据线输入这个单元要存储的数据， 端保持低电平，输出允许信号 为高，每写一个地址单元，都必须在 引脚端给一个低电平有效，宽度为45 ms的脉冲。,流程如图6.19所示。,（4）编程禁止 在编程过程中，只要使该片选 为高电平，编程就立即禁止。 （5）编程校验 在编程过程中，为了检查编程时写入的数据是否正确，通常在编程过程中包含校验操作

43、。在一个字节的编程完成后，电源的接法不变，但 为高电平， 、 均为低电平，则同一单元的数据就在数据线上输出，这样就可与输入数据相比较，校验编程的结果是否正确。,除了常使用的EPROM 2764外，还有许多高集成度EPROM芯片如27128、27256、27512等。由于工业控制计算机的发展，迫切需用电子盘取代硬盘，常把用户程序、操作系统固化在电子盘(ROMDISK)上，这时要用27C010(128 K8 bit)、27C020(256 K8 bit)、27C040(512 K8 bit)大容量芯片。,6.4.3 电可擦只读存储器(EEPROM) EEPROM是一种在线（即不用拔下来）可编程只读

44、存储器，它能像RAM那样随机地进行改写，又能像ROM那样在掉电的情况下所保存的信息不丢失，即EEPROM兼有RAM和ROM的双重功能特点。,一个EEPROM管子的结构示意图如图6.20所示。,它的工作原理与EPROM类似，当浮空栅上没有电荷时，管子的漏极和源极之间不导电，若设法使浮空栅带上电荷，则管子就导通。在EEPROM中，使浮空栅带上电荷和消去电荷的方法与EPROM中是不同的。在EEPROM中漏极上面增加了一个隧道二极管，它在第二栅与漏极之间的电压VG的作用下，可以使电荷通过它流向浮空栅（即起编程作用）；若VG的极性相反也可以使电荷从浮空栅流向漏极（起擦除作用）。而编程与擦除所用的电流是极

45、小的，可用极普通的电源供给VG。,EEPROM的另一个优点是擦除可以按字节分别进行（不像EPROM擦除时把整个片子的内容全变为1）。字节的编程和擦除都只需要10ms。 下面以Intel 2816为例，说明EEPROM的基本特点和工作方式。,1. 2816的基本特点 2816是容量为2K8 bit的电擦除PROM，它的逻辑符号如图6.21所示。 芯片的管脚排列与2716一致，只是在管脚定义上，数据线管脚对2816来说是双向的，以适应读写工作模式。,2816的读取时间为250 ns，可满足多数微处理器对读取速度的要求。2816最突出的特点是可以字节为单位进行擦除和重写。擦或写用 和 信号加以控制，

46、一个字节的擦写时间为10ms。2816也可整片进行擦除，整片擦除时间也是10ms。无论字节擦除还是整片擦除均在机内进行。,2. 2816的工作方式 2816有六种工作方式，每种工作方式下各个控制信号所需电平如表6-4所示。,表6-4 2816的工作方式,从表中可见，除整片擦除外，和均为TTL电平，而整片擦除时电压为+9+15 V，在擦或写方式时Vpp均为+21 V的脉冲，而其它工作方式时电压为+4+6 V。 （1）读方式。在读方式时，允许CPU读取2816的数据。当CPU发出地址信号以及相关的控制信号后，与此相对应，2816的地址信号和 、 信号有效，经一定延时，2816可提供有效数据。,（2

47、）写方式。2816具有以字节为单位的擦写功能，擦除和写入是同一种操作，即都是写，只不过擦除是固定写1而已。因此，在擦除时，数据输入是TTL高电平。在以字节为单位进行擦除和写入时， 为低电平， 为高电平，从Vpp端输入编程脉冲，宽度最小为9 ms，最大为70 ms，电压为21 V。为保证存储单元能长期可靠地工作，编程脉冲要求以指数形式上升到21 V。,（3）片擦除方式。当2816需整片擦除时，也可按字节擦除方式将整片2 KB逐个进行，但最简便的方法是依照表6-4，将 和Vpp按片擦除方式连接，将数据输入引脚置为TTL高电平，而使 引脚电压达到915 V，则约经10 ms，整片内容全部被擦除，即2

48、 KB的内容全为FFH。 （4）备用方式。当2816的 端加上TTL高电平时，芯片处于备用状态， 控制无效，输出呈高阻态。在备用状态下，其功耗可降到55。,6.4.4 Flash存储器 闪速存储器（Flash Memory）是一种新型的半导体存储器，由于它具有可靠的非易失性、电擦除性以及低成本，对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器，而且它在固有性能和成本方面有较明显的优势。,Intel公司的ETOXTM（EPROM沟道氧化物）闪速存储器是以单晶体管EPROM单元为基础的。因此闪速存储器就具有非易失性，在断电时它也能保留存储内容，这使它优于需要持续供电来存储信息的易失性存储器

49、。闪速存储器的单元结构和它具有的EPROM基本特性使它的制造特别经济，在密度增加时保持可测性，并具有可靠性，这几方面综合起来的优势是目前其它半导体存储器技术所无法比拟的。,与EPROM只能通过紫外光线照射实施擦除的特点不同，闪速存储器可实现大规模电擦除。闪速存储器的擦除功能可迅速清除整个器件中所有内容，这一点优于传统的可修改字串的E2PROM。Intel的ETOX处理制造出的器件可重复使用，可以被擦除和重新编程几十万次而不会失效。在文件需经常更新的可重复编程应用中这显然是一种独有的性能。,闪速存储器是一种低成本、高可靠性的读写非易失性存储器。从功能上讲，由于其随机存取的特点，闪速存储器也可看作

50、是一种非易失的ROM，因此它成为能够用于程序代码和数据存储的理想媒体。 闪速存储器展示出了一种全新的个人计算机存储器技术。作为一种高密度、非易失的读写半导体技术，它特别适合作固态磁盘驱动器；或以低成本和高可靠性替代电池支持的静态RAM。由于便携式系统既要求低功耗、小尺寸和耐久性，又要保持高性能和功能的完整，该技术的固有优势就十分明显。它突破传统的存储器体系，改善了现有存储器的特性。,闪速存储器的主要特点： 1固有的非易失性。它不同于静态RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态RAM的后备存储器。 2经济的高密度。Intel的1M位闪速存储器的成本按每位计要比静态RAM低一半以

51、上（不包括静态RAM电池的额外花费和占用空间）。闪速存储器的成本仅比容量相同的动态RAM稍高，但却节省了辅助存储器的额外费用和空间。,3可直接执行。由于省去了从磁盘到RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动。 4固态性能。闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。,总之，Intel闪速存储器的出现带来了固态大容量存储器的革命。Intel公司推出了一系列的闪速存储器作为便携式个人计算机的综

52、合存储卡，如：iMC001FLKA 1MB闪速存储卡、iMC002FLKA 2MB闪速存储卡、iMC004FLKA 4MB闪速存储器等。,6.5.1 连接时应注意的问题 在微型计算机中，CPU对存储器进行读写操作，首先由地址总线给出地址信号，然后发出读写控制信号，最后才能在数据总线上进行数据的读写。所以，CPU与存储器连接时，地址总线、数据总线和控制总线都要连接。其连接结构图如下图6.22所示。,6.5 CPU与存储器的连接,主存储器与CPU连接方式有多种形式，在连接时应注意 以下3个问题。,1. CPU总线的带负载能力 CPU在设计时，一般输出线的带负载能力为1个TTL。现在存储器为MOS管

53、，直流负载很小，主要是电容负载，在简单系统中，CPU可直接与存储器相连；而在较大系统中，可加驱动器再与存储器相连。其结构如图6.23所示。,2.速度匹配与时序控制 CPU的取指周期和对存储器读写都有固定的时序，由此决定了对存储器存取速度的要求。具体地说，CPU对存储器进行读操作时，CPU发出地址和读命令后，存储器必须在限定时间内给出有效数据。而当CPU对存储器进行写操作时，存储器必须在写脉冲规定的时间内将数据写入指定存储单元，否则就无法保证迅速准确地传送数据。,3. 数据通路匹配 在各种微型计算机系统中，字长有8位、16位或32位之分，可是存储器均以字节为基本存储单元，如欲存储一个16位或32

54、位数据，就要放在连续的几个内存单元中，这种存储器称为“字节编址结构”。8086、80386 CPU是把16位或32位数的低字节放在低地址(偶地址)存储单元中。 此外，内存又分为ROM区和RAM区，而RAM区又分为系统区和用户区，所以内存地址分配是一个重要问题。,6.5.2 存储器的译码方法 存储器芯片与CPU地址总线的连接方式，必须满足对这些芯片所分配的地址范围的要求。CPU发出的地址信号必须实现两种选择：首先对存储器芯片的选择，使相关芯片的片选端为有效；然后在选中的芯片内部再选择某一存储单元，这称为字选。片选信号和字选信号均由CPU发出的地址信号经译码产生。片选信号由存储器芯片的外部译码电路

55、产生，这部分译码电路需要用户设计。下面介绍外部译码电路的两种译码方法。,1. 线性选择法 这种方法直接用CPU地址总线中某一高位线作为存储器芯片的片选信号，简称为线选法。线选法的优点是连接简单，片选信号的产生不需要复杂的逻辑电路，只用一条地址线就可产生有效的 。 例如计算机系统，共有16条地址，现只需接入12KB的内存储器，其中存储芯片容量为4K8，可以确定片内地址选线为12条，用A0A11充当。若用A12作为一个片选信号，选择的存储芯片作为第一组；用A13作片选时，选择的存储芯片作为第二组； A14作片选时，选择的存储芯片作为第三组。这时，选择的地址已经不再连续。,其主要结构特点如图6.24

56、所示。,地址的多义性 (1)另外，比如A12作片选时，是将A12作为高电平考虑的，其它引脚的状态与A12的状态无关，电路对参与片选的引脚间无任何控制和约束。因此，当某一引脚的状态确定时，其它引脚为高电平或者低电平，不会影响当前的芯片选择。 (2) A15的问题,当采用线选法时，若低位地址线用于字选，高位地址线用作片选，当高位地址未全部用完、而又没有对其控制时，会出现地址的不连续性和多义性，这是线选法的两大缺点。线选法还有另一种局限，即使所有高位地址线都用作片选，其能寻址的存储空间也十分有限(即还是不连续)。在大系统中，线选法有限的寻址能力限制了存储器系统的扩展，这也是它的一个弱点。因此，为避免

57、地址的不连续性和多义性、加强系统存储器的扩展能力，全寻址方法译码法在应用中被普遍采用。,2. 全译码法 全译码法将高位地址线全部作为译码器的输入，用译码器的输出作片选信号。在这种寻址方法中，低位地址线用作字选，与芯片的地址输入端直接相连；高位地址线全部连接进入译码电路，用来生成片选信号。这样，所有的地址线均参与片内或片外的地址译码，不会产生地址的多义性和不连续性。在全译码方式中，译码电路的核心常用一块译码器充当，例如前面介绍的74LS-138或者其它译码器等。全译码法的主要结构特点如图6.25所示。,通过对全译码方式与线选译码的比较，可以看出同样的地址线参与译码选择，使用全译码方式可以获得最大

58、的存储空间连接，如图中16根地址线可以连接64K的存储空间，消除了线选方式地址的不连续性和多义性。而线选方式只能根据参加片选的地址线数选择几组芯片。,补充例题：某微型计算机系统采用全译码方式，用4片6264（8K*8bit）的芯片构成，地址范围是80000H-87FFFH. 采用全译码法结构示意图如下图所示。,从上图可以看出，地址总线A0-A12直接和芯片地址线相连，作为字选。A13-A19通过译码器，产生4个片选信号，分别和4个芯片的片选信号相连。4个存储芯片在内存中的地址分配如下： 第一片： A19-A13 1000 000,地址范围 80000H-81FFFH 第二片：A19-A13 1

59、000 001地址范围82000H-83FFFH 第三片：A19-A13 1000 010地址范围84000H-85FFFH 第二片：A19-A13 1000 011地址范围86000H-87FFFH,3.混合译码法 混合译码法是从地址总线中没有参加片内译码的高位地址线中取出部分引脚线，将这些地址线一部分通过译码器，一部分直接参与线性译码直接作为芯片的片选信号。这种方法实际上是线性译码与全译码方式的结合，其特点与线选译码方式是相同的。,图6.26中同样16根地址线只能连接24K的存储地址空间。,6.5.3存储器与CPU的连接 1. 存储器分体结构 在存储器连接时，既要考虑微型计算机的字长，又要考虑微型计算机的数据通路宽度。现代计算机的存储器是与其数据总线数相匹配的，即数据通路匹配问题。微型计算机的存储单元是以字节为单位的，能够存放一个8位的二进制数据。,如果CPU只有8位的数据总线，根据数据通路匹配原则，与其相联接的整个存储器作为一个存储体，CPU访问存储器一次