EDA复习2011.ppt

1、复习习题课,一、复习 二、习题课,复习,绪论部分 EDA技术 什么是EDA技术 EDA技术的发展历程 EDA在我国应用的状况 EDA技术的特点 EDA技术与其它技术的区别 关于VHDL 设计流程 三种硬件描述语言的比较 VHDL的优点,复习,VHDL硬件描述语言部分 基本结构：实体、结构体 语言要素：文字规则、数据对象、数据类型、运算符 顺序语句：赋值语句、分支控制语句、循环控制语句、同步控制语句、其它语句 并行语句：进程语句、块语句、并行信号赋值语句、并行过程调用语句、元件例化语句、生成语句 子程序：函数、过程 库、程序包、配置 VHDL结构体的描述风格：行为、数据流、结构,复习,基本逻辑电

2、路设计部分 组合逻辑电路设计 简单门电路 译码器和编码器 选择器 时序逻辑电路设计 锁存器 触发器 触发器的应用 延迟电路 微分电路 计数器,复习,MAXPLUSII的使用方法 有限状态机设计 有限状态机设计方法 应用序列检测器,习题课,填空题读程序，填结果 例：下面程序，若输入A=4,B=5,C=6，则输出X= 10 ，Y= 11 。 ENTITY SV IS PORT( A,B,C : IN STD_LOGIC_VECTOR(2 DOWNTO 0); X,Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END SV; ARCHITECTURE ART OF

3、SV IS SIGNAL E : STD_LOGIC_VECTOR(2 DOWNTO 0) ; BEGIN PROCESS(A,B,C,E) VARIABLE D :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN D:=A; E=B; X=E+D; D:=B; E=C; Y=E+D; END PROCESS; END ART;,习题课/填空题,例：若D1=“0101”,D2=“1011”,则SUM= 0 。 ENTITY ADD IS PORT(D1,D2 : IN STD_LOGIC_VECTOR (3 DOWNTO 0); SUM : OUT STD_LOGIC_V

4、ECTOR(3 DOWNTO 0) ); END ADD; ARCHITECTURE ART OF ADD IS BEGIN SUM=D1+D2; END ART;,习题课/填空题,例：下面程序是一个 20 进制的计数器。 ENTITY CNT IS PORT( CLK :IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (4 DOWNTO 0) ); END CNT; ARCHITECTURE ART OF CNT IS SIGNAL Q : STD_LOGIC_VECTOR (4 DOWNTO 0) ; BEGIN PROCESS (CLK) BEGIN

5、IF CLKEVENT AND CLK = 1 THEN IF Q 19 THEN Q = Q+1; ELSE Q = 00000 ; END IF ; END IF ; END PROCESS ; DOUT=Q ; END ART ;,习题课/填空题,例：下面程序是一个 8位奇偶校验 电路。 ENTITY CRC8 IS PORT(x : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC); END CRC8; ARCHITECTURE ART OF CRC8 IS BEGIN PROCESS(x) VARIABLE tmp: STD_LO

6、GIC; BEGIN tmp:=0; FOR i IN 0 TO 7 LOOP tmp:=tmp XOR x(i); END LOOP; y=tmp; END PROCESS; END ART;,习题课/填空题,例：下面程序是一个 1010 序列检测器 library ieee; use ieee.std_logic_1164.all; ENTITY statem IS PORT( clk，x, reset: IN std_logic; z: out std_logic); END statem; ARCHITECTURE behave OF statem IS TYPE MYSTATE IS

7、 (s1,s2,s3,s4); SIGNAL state: MYSTATE; BEGIN,习题课/填空题,PROCESS(clk,reset) BEGIN IF reset = 1 THEN state IF x=1 THEN state IF x=0 THEN state IF x=1 THEN state IF x=1 THEN state = s4;else state=s1; end if; END CASE; END IF; END PROCESS; z=1 when state=s4 and x=0 else 0; END behave;,习题课/改错题,例：下面是一个具有使能端和

8、异步清零端的24进制计数器，是否有错？若有，请改正。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY CNT24 IS PORT(CP，CLR，EC ： IN STD_LOGIC ； SOUT ： OUT STD_LOGIC_VECTOR (4 DOWNTO 0) ； CY24 ：OUT STD_LOGIC ) ； END CNT24 ； ARCHITECTURE ART OF CNT24 IS SIGNAL Q ： STD_LOGIC_VECTOR (4 DOWNTO 0) ；

9、 SIGNAL RST， DLY ： STD_LOGIC ； BEGIN PROCESS (CP，RST) BEGIN IF RST = 1 THEN Q = “0000” ； Q = 00000 ELSIF CPEVENT AND CP = 1 THEN DLY = Q(4) ； IF EC = 1 THEN Q = Q+1 ； ELSE Q=Q ； END IF ； END IF ； END PROCESS ； CY24 = NOT Q(4) AND DLY ； SOUT=Q ； RST = 1 WHEN Q=23 OR CLR=1 ELSE Q=24 0 ； END ART ；,习题课/

10、程序填空题,程序设计/填空题自己编写或填空 例：下面是一个具有异步清零和使能端的12进制计数器 ENTITY CNT12 IS PORT(CLK,CLR,ENA: IN STD_LOGIC; CY10 : OUT STD_LOGIC; SUM : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CNT12; ARCHITECTURE ART OF CNT12 IS END ART;,习题课/程序填空题,SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL RST,DLY:STD_LOGIC; BEGIN PROCESS (C

11、LK,RST) BEGIN IF RST=1 THEN Q= 0000; ELSIF CLKEVENT AND CLK = 1 THEN DLY = Q(3); IF ENA = 1 THEN Q = Q+1; END IF; END IF; END PROCESS; CY10= NOT Q(3) AND DLY; RST = 1 WHEN Q=12 OR CLR=1 ELSE 0; SUM = Q;,习题课/程序填空题,例：多路选择器的真值表如下 ENTITY MUX41 IS PORT (A, B: IN STD_LOGIC_VECTOR( 3 DOWNTO 0) ; S : IN STD

12、_LOGIC_VECTOR( 1 DOWNTO 0) ; C : OUT STD_LOGIC_VECTOR( 3 DOWNTO 0 ) ) ; END MUX41 ; ARCHITECTURE ART OF MUX41 IS BEGIN END ART ;,C= A WHEN S=00 ELSE B WHEN S=01 ELSE 0000 WHEN S=10 ELSE ZZZZ ;,习题课/程序设计题,试设计一个8位比较器，如下图所示。 说明：A、B为8位输入信号；CLK为时钟信号输入；RST为异步清零信号；AGTB、AEQB和ALTB都为输出信号，关系如下：,习题课/程序设计题,LIBRAR

13、Y IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AEQB IS PORT ( A,B: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,RST: IN STD_LOGIC; AGTB, ALTB, AEQB : OUT STD_LOGIC); END AEQB; ARCHITECTURE ART OF AEQB IS BEGIN PROCESS (RST,CLK) BEGIN IF RST = 1 THEN AGTB B THEN AGTB = 1; AEQB = 0; ALTB = 0; ELSIF A = B THEN AGTB = 0; AEQB = 1; ALTB = 0; ELSE AGTB = 0; AEQB = 0; ALTB = 1; END IF; END IF; END PROCESS; END ART ;,习题课/程序设计题,试设计一个共阳极的七段显示数码管的显示译码器，请把下面VHDL程序补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_