硬件描述语言第06讲

1、硬件描述语言和设备，发表教师：苏淑靖，12/13学年第一学期，教材：侯伯亨，顾新. VHDL硬件描述语言和数字逻辑电路设置修订.教育安排， 第1讲： VHDL概要及其基本构造第2讲： VHDL的基本要素第3讲过程第4讲： VHDL的顺序文第5讲： VHDL的残奥水平文第6讲：基本逻辑电路设定改正第7讲：状态机电路设定改正、第6讲基本逻辑电路设定改正、组合电路设定改正定时电路设定改正、1组合逻辑电路设定改正、 任意时刻的输出只依赖于该时刻的输入，与电路本来的状态无关，将这样的数字电路称为组合逻辑电路，编码器解码器比较器数据选择器三状态输出电路，常用的组合逻辑电路包括1组合逻辑电路设定修正、1组合

2、逻辑电路设定修正、2 )总线驱动器设定修正、1组合逻辑电路总线驱动器设定修正、1组合逻辑电路设定修正、3 )编码器设定修正、即低电平输入时，Y2-Y0为d7-d0编码输出，通常编码器：随时只能使1个编码输入信号有效。 否则输出会紊乱优先编码器：可同时输入2个以上的有效编码信号。 此时，优先编码器可以按照预先决定的优先顺序，仅对其中优先顺序最高的一方进行编码并输出。 基于1组合逻辑电路设定修正、3 )编码器设定修正、4 )解码器设定修正、1组合逻辑电路设定修正、4) 3-8解码器、1组合逻辑电路设定修正、4 )解码器设定修正、1组合逻辑电路设定修正1位的全加法器，进行多级级级联串行进位加法器：用

3、低位的进位输出连接到高位的进位输入的方法连接n个全加法器，各全加法器的进位信号以串联形式按位传输，将按位发生的残奥电平加法器称为串行进位加法器。 残奥级进位加法器：残奥级进位加法器的所有位的进位也称作进位，因为直接依赖于最低级进位C-1 (值为0 )，即，所有位的进位都能够直接从C-1并行地生成。 推进进位的所有进位同时完成，运算速度快。5 )运算器设定修正、1组合逻辑电路设定修正、4位串行进位全加法器-使用1位全加法器构成；5 )运算器设定修正、1组合逻辑电路设定修正、进位进位加法器以直接相加数和相加数产生各位的进位，无需等待下位的进位信号， 进位输入是专用的超前进位加法原理，5 )运算器设

4、定修正，1组合逻辑电路设定修正，超前进位全加法器，6 )奇偶校验电路设定修正，1组合逻辑电路设定修正，7 )数据选择器，1组合逻辑电路设定修正，7 )数据选择器，1组合逻辑电路设定修正，4选择数据选择器的1组逻辑电路数据选择器，1组合逻辑电路设定修正，7 )数据选择器，1组合逻辑电路设定修正，9 )已知逻辑电路设定修正方法，1组合逻辑电路设定修正，9 )已知逻辑电路设定修正方法，1组合9 )已知逻辑电路设定修正方法，1组合逻辑电路设定修正，9 )已知逻辑电路设定修正方法，1组合所有用户IEEE.STD _ logic _ 1164.all。 企业级3360整合器：=8； 端口(数据入口3360

5、入口逻辑向量):en 3360入口逻辑； 数据输出：输出STD _ logic _ vector (业务到1输出0 ) :结束输出； architecturebehaveoftrioutisbegindata _ outz )； 结束波浪； 请注意，这里的“z”是大写字母，2 VHDL语言定时逻辑电路设置修改，定时逻辑电路：数字电路称为定时逻辑电路，其中任何定时的输出不仅取决于当时的输入，还取决于电路的原始状态或先前的输入。 Y=f(X，q )，常用的时序逻辑电路在触发器移位寄存器设置校正计数器设置校正分频器设置校正ROM设置校正堆栈设置校正、2 VHDL语言时序逻辑电路设置校正、以及时序逻辑

6、电路的逻辑功能上的任何特征时的输出仅是当前输入或者也依赖于以前的输入的Y=f(X，q )，时序逻辑电路或构成上的特征电路中包含的存储元件通常在由触发器构成的存储元件的输出和电路输入之间存在反馈连接，这是时序电路与组合电路区别的重要特征之一。 2 VHDL语言的时序逻辑电路设定校正是，所有的时序电路都把时钟信号作为驱动信号，时序电路只在时钟信号的边沿到来时其状态发生变化。 因此，时钟信号通常记述定时电路的程序的执行条件，在2 VHDL语言定时逻辑电路设定修正、上升沿d触发器记述、1 )触发器、数字电路中，对能够存储1位信号的基本单位电路进行触发、2 VHDL语言时序逻辑电路设定修正、上升沿d触发

7、器记述、1 )触发器、2 VHDL语言时序逻辑电路设定修正、1 )触发器、2 VHDL语言时序逻辑电路设定修正、上升沿d触发器记述、1 )触发器， 2 VHDL语言时序逻辑电路设定修正下降沿d触发器记述，1 )触发器，2 VHDL语言时序逻辑电路设定修正，下降沿d触发器记述，1 )触发器，2 VHDL语言时序逻辑电路设定修正，1 )触发器， 异步重置过程中的敏感信号表除了时钟之外，还需要添加重置信号，描述重置的IF语句必须位于过程中第一条语句的位置。 2 VHDL语言时序逻辑电路设定修正，1 )触发器、同步复位：复位信号有效，在到达规定的时钟沿时触发器被复位。 即使复位信号有效，如果时钟沿没有

8、到来，触发器也不会复位。中的组合图层性质变更选项。 当使用VHDL语言写入时，同步复位始终是通过使时钟成为敏感信号的过程来定义的，必要的复位条件用IF语句来写入。 另外，描述复位条件的IF语句必须嵌套在描述时钟边缘条件的IF语句的内部，2 VHDL语言序列逻辑电路设定、移位寄存器设定、4位串行输入残奥电平输出右移位寄存器、2 )移位寄存器、定义：通常是一组二进制码如何存储n位二进制码仅通过连接n个触发器的时钟端口，就能够构成存储n位二进制码的寄存器。 2 VHDL语言时间序列逻辑电路设定修订、library ieee； 所有用户IEEE.STD _ logic _ 1164.all。 实体移动

9、员1导入(din :安装_逻辑)。 重置、clk : in std_logic； 注意事项：缓冲器STD _ logic _向量(0下降到3 ) :结束位置1； architecturebehaveofshifter1isbeginprocess (clk )可变性q 3360 STD _ logic _ vector (0下载至o3)。 begin if (重置=1) thenq 3360=“0000”else if (克隆标准=1) thenq (3) 3360=q (2)。 q (2) 3360=q (1):q (1) 3360=q (0):q (0) 3360=din； 终点if； 终

10、点if； qout=q； 结束进程； 结束波浪； 2 )移位寄存器、2 VHDL语言定时逻辑电路设置校正、3 )计数器、计数器的主要功能不仅用于计数和分频输入脉冲的数量，还用于系统定时和序列控制。 计数器是周期性定时电路，在其状态图中具有闭环，将闭环一次循环所需的时钟脉冲的数目称为计数器的模式值m。 也称为m进制计数器。 也是电路的有效状态数。 由n个触发器构成的计数器，其模式值m一般满足2n-1M2n。 计数器按时钟控制方式进行分类，根据有异步、同步2种的计数中的数值的增减，按相加、减法、倒计数3种的模分类，有二进制、十进制值、任意的二进制计数器。 2 VHDL语言时序逻辑电路设置校正，3

11、)计数器，74161，2 VHDL语言时序逻辑电路设置校正，3 )计数器，模块16的计数器，2 VHDL语言时序逻辑电路设置校正，LIBRARY ieee； 所有用户IEEE.STD _ logic _ 1164.all。 使用IEEE.STD _ logic _ unsigned.all。 企业(n :整合器：=3)； 端口(clk :英寸语言； q 3360输出STD _逻辑向量(n-1向量0 ) :结束计数； architectureaofcountissignaltmp : STD _ logic _ vector (n-1下载到0 )。 begin进程(clk ) beginifcl

12、keventandclk=1then tmp=tmp 1。 终点if； 结束进程； q=tmp； 终点a；n位二进制加法计数器、3 )计数器、2 VHDL语言时间序列逻辑电路设定修正、LIBRARY ieee； 所有用户IEEE.STD _ logic _ 1164.all。 使用IEEE.STD _ logic _ unsigned.all。 实体计数24 is端口(en、重置、clk: in STD_LOGIC )。 QA :输出标志向量(3down to0)。 数位数计数0-9 QB 3360输出STD _ logic _ vector (1down to0) :十位数计数0-2结束计数

13、24； 体系结构a1of计数24可变进程(clk )可变性TMA : STD _ logic _向量(3down to0)。 可变长度TMB 3360 STD _逻辑向量(1向量0 )。 2 VHDL语言时间序列逻辑电路设定修订、begin if reset=0then TMA :=0000； tmb:=00； elseifclkeventandclk=1天=1天TMA=1001天TMA :=0000。 tmb:=tmb 1； 如果-1位为9，1位为零，则在10位上加上elsif TMB=10 and TMA=0011 then TMA :=0000。 tmb:=00； 10位为2，1位为3，

14、1位为10位全部为0时else tma:=tma 1 -如果不满足上述条件，则将end if加1位end if； 终点if； 终点if； qa=tma； qb=tmb； 将结果输出到end process。 终点a 1；2 VHDL语言时序逻辑电路设置校正、分频器设置校正、计数器对时钟脉冲进行计数，并且计数器也是分频器。 下图为3位计数器的模拟波形图。 中的组合图层性质变更选项。 可计数的范围为0-7(=23-1 )。 同样地，n bits的计数器能够计数的范围为0-2n-1。由于Q0、Q1、Q2的波形频率分别是时钟脉冲信号Clk的1/2、1/4、1/8，因此可知由n bits的计数器得到的最

15、低分频频率是时钟脉冲信号Clk的1/2n。 对于4MHz的频率信号，若得到1Hz的时钟脉冲信号Clk，则通过式f=1/2n计算n22，应该设定修正22位的计数器。2 VHDL语言时间序列逻辑电路设定修正、4MHz至1Hz的分频器、LIBRARY ieee； 所有用户IEEE.STD _ logic _ 1164.all。 使用IEEE.STD _ logic _ unsigned.all。 实体连接埠(clk :安装_逻辑)。 q 3360输出STD _逻辑； 结束计数； architectureaofcountissignaltmp : STD _ logic _向量(21down to0)。 begin进程(clk ) beginifclkeventandclk=1then tmp=tmp 1。 终点if； 结束进程； q=tmp(21 )； 终点a； ROM