第2章 EDA设计流程及其工具2218857331.ppt

1、EDA原理和第2章EDA工具设定订正程序，第2章EDA工具设定订正程序，本章首先介绍了FPGA/CPLD和ASIC设定订正程序，接着分别介绍了与这些设定订正程序的各个环节密切相关的EDA工具软件，最后介绍了max PLC 完全、典型的EDA设定纠正过程是自上而下的设定纠正方法的具体实施途径，也是EDA工具软件本身的构成构造。图形/HDL文本系统、集成、FPGA/CPLD适配器、FPGA/CPLD编程下载、FPGA/CPLD设备和电路系统、计时和功能门级模拟、12.1f 应用了CPLD的EDA开发流程：2.1.1设定修正输入(回路图HDL文本编辑)、1 .图形输入、图形输入、回路图输入、状态图输

2、入、波形图输入设计输入有图形输入和文本输入两种形式。 原理图输入法：利用EDA工具提供的图形编辑器进行原理图输入，原理图由逻辑设备和连接线组成。 原理图的输入方式比较容易把握，直观方便，而且编辑器中有很多现成的单元设备，自己也可以根据需要设置和修改设备。 由于设定修正方式与基底电路的布局相近，所以容易抑制逻辑资源的消耗，省面积。 2.1.1设定修正输入(电路图HDL文本编辑)但是，电路图输入方式的优点同时也是其缺点：随着设定修正规模的增大，设定修正的易读性急速下降，对图中的电路连接，很难查明电路的实际功能，完成电路结构的几乎没有可重复使用的设置修订模块。综合优化的空间很小，无法实现自上而下的设

3、置修订。移植困难，文件录入困难，交流困难，设置修订交付困难。 因为不存在标准化的原理图编辑器。 2.1.1设定修正输入(电路图HDL文本编辑)、状态图输入方式：根据与电路的控制条件不同的转换方式，以图表形式显示状态图并输入。 在EDA工具的状态图编辑器中描绘状态图，填写时钟信号名、状态转移条件、状态机类型等要素，就能够自动生成VHDL程序。 波形图输入方式：将修改的电路视为黑箱，只需告诉EDA工具黑箱电路的输入输出时序波形图，EDA工具就可以在此基础上完成黑箱电路的修改设定。 2.1.1设定修正输入(原理图HDL文本编辑)、基本RS触发器、电路结构和逻辑符号、信号输入端、低电平有效。 工作原理

4、，1、0、0、1、01、0、0、1、1、0、10、1、1、1、1、1、0、特性表(真值表)，当前状态：在触发器接收输入信号之前的状态，即触发源的稳定状态。 下一个状态：触发器接收到输入信号后的新的稳定状态。参照MAx plus工序RS_SCH、波形图，使用HDL (称为波形图、集合1、集合0、集合1、集合1、集合1 )的文本输入方法存在于上述原理图输入方式中，该HDL是反映触发输入信号的可能的值与状态之间的对应关系的图形2.1.1设定订正输入(电路图HDL文本编辑)、LIBRARY IEEE； 所有的事情都是这样的。不是吗？ 使用IEEE.STD _ logic _ unsigned.all。

5、 实体is端口(s、r、res :IN std_logic )。 问题补充：结束RS；结束architecturebehavofrsissignalsel 1、sel2: std_logic。 贝根进程(RES、sel1、sel1)贝根if RES=0，其中sel1。 sel2=1； elsif (s=1和r=0)等于0。 sel2=1； elsif (s=0和r=1)等于1。 sel2=0； elsif (s=1和r=1)第一个=第一个。 sel2=sel2； 终点if； Q=sel1； NOT_Q=sel2； 结束进程； 结束战争；2.1.1设定修订输入(电路图HDL文本编辑)、综合过程编

6、辑设定修订者在EDA平台上输入的HDL文本、电路图或状态图形描述，根据给出的硬件结构和限制条件进行编译、转换、优化，最终达到门级因此，集成器操作之前，必须给出最后实现的硬件配置关残奥表，其功能是以某种网络表文件的形式将软件描述和给出的硬件配置相关联，并且创建相应的映射关系的这个映射过程综合优化也不是单向的，为了达到速度、面积、性能的要求，往往需要综合的制约，即综合的制约。2.1.2集成、2.1.3兼容、适配器也称为结构集成，具有将由集成器生成的网格文件置于所指定的目标设备上，并生成最终下载文件的功能。 逻辑整合通过后，必须利用适配器将整合后的网表文件对一个特定的目标设备进行逻辑映射操作。 其中

7、包括基础设备布置、逻辑分割、逻辑优化、逻辑布局布线操作。要适用于选定的目标设备(FPGA/CPLD芯片)，必须属于原集成器中指定的目标设备系列。 适配器适配对象直接对应于设备结构的细节。 2.1.4时间序列模拟和功能模拟可以编程下载，其使用适配完成后由适配生成的模拟文件进行精确的时机模拟，并生成可以在编程中使用的文件时序仿真、功能仿真是与实际设备的动作特性相近的仿真，由于仿真文件中包含设备硬件特性关残奥表，因此仿真精度高。 在直接测试VHDL、原理图描述或其它描述形式的逻辑功能以查找所实现的功能是否满足原始设置修订要求的过程中，模拟过程可以不涉及任何特定设备的硬件特性。 2.1.5编程下载如果

8、在编译、集成、匹配、模拟等过程中未发现问题，则满足原设置修订的要求，将适配器生成的配置/下载文件用编程盒或下载电缆作为目标下载到CPLD通常被称为程序设计，并且在FPGA中用于直接下载SRAM的系统被称为配置。 FPGA和CPLD的判别和分类主要取决于其结构特征和工作原理。 通常的分类方法将以积项结构方式构成逻辑行为的设备称为CPLD，将以查找表结构方式构成逻辑行为的设备称为FPGA。 2.1.6硬件测试，统一测试包括最后加载了设置修订的FPGA或CPLD的硬件系统，最终验证目标系统上的设置修订项目的实际操作，排除错误并改进设置修订。 2.2 ASIC及其设定修正过程(了解)，ASIC (ap

9、plicationspecificintegratedcircuits )主要指某个专用的集成电路器件，ASIC分类大致分为数字ASIC、模拟ASIC和2.2.0 有半自定义(Semi-custom )和全自定义(Full-custom )两种实现方法。 全自定义方法是晶体管级的，手工设定修订布局的制造方法。 半自定义法是制约性的设定修正方式，旨在简化设定修正，缩短设定修正周期，降低设定修正成本，提高设定修正解率。、ASIC设置校正方法、全定制法、半定制法、门阵列法、标准单元法、可编程逻辑器件法、可编程逻辑器件是半定制逻辑芯片，包括门阵列法、标准单元法2.2.2一般ASIC设定修订的流程、系统

10、规格说明、系统区分、逻辑设定修订与综合、综合后模拟、芯片测试、版本图设定修订、版本图验证、残奥仪表抽出与后模拟、制版、流程图、 EDA工具主体大致可分为设定修正输入编辑器、仿真器、HDL组合器、适配器(或布局配线器)、下载器、EDA工具软件、1、ALTERA: MAX PLUSII、QUARTUSII这5个模块。 2、笔记本电脑： ISP专家系统、ispsynarioispdesignexpertsystemispcompiler、PAC-DESIGNER、3、xilinx:fouu 4、FPGA Compiler、FPGA ex Leonardo Spectrum.EDA公司： CADENC

11、E、EXEMPLAR、MENTOR GRAPHICS Max plus II工程的基本设置修订流程通过简单的实例演示，成为Max plus II软件的用户熟悉配置修订流程，2.4 Altera Max plus II概述，2.4.1 Max plus II软件安装，将Max plus II安装光盘放入计算机的光驱中， 从自动显示的CD安装目录中选择Max plus II软件的安装CD后，软件将自动开始安装，软件安装完成后，软件中将显示Altera公司的许可证文件(licera 也可以使用安装光盘附带的适合教育实验的版本。 2.4.2 Max plus II软件用户界面，启动Max plus I

12、I软件后的默认界面主要包括标题栏、菜单栏、工具栏、资源管理窗口、编译状态显示窗口， 如果您按一下资讯检视(information window )和工程(engineering )工作区，标题列会显示目前专案的路径和名称。 菜单栏菜单栏主要位于“文件”、“编辑”、“视图”、“资产指定”、“操作”、“窗口”和工具栏工具栏上资源管理窗口资源管理窗口用于显示与当前项目相关的所有资源文件。2.4.2 Max plus II软件用户界面(续1 )、2.4.2 Max plus II软件用户界面(续2 )、工程工作区Max plus II若实现不同功能，则该区域显示不同的内容编译状态显示窗口此窗口主要显示

13、模块集成、布局路由过程和时间。 信息显示窗口此窗口主要显示模块集成、布线中的信息(编译过程中发生的警告、错误等)以及警告和错误的具体原因。 2.4.3 Max plus II开发过程，Max plus II软件工程可分为四个步骤： (1)输入配置修订文件；(2)编译配置修订文件2.4.3.1输入设定修正文件，Max plus II软件的输入方式为：1)电路图输入方式2 )文本输入方式(例如VHDL、Verilog HDL) 3)模块输入方式4 )第三方EDA工具生成的文件5 ) 不要将此文件夹设置为计算机的现有安装目录。 此外，不要将工程文件直接放置在安装目录中。文件不能使用中文名。 你还是不

14、要用数字比较好。 2.4.3.2编译设置修订文件，分阶段编译是指使用相应的指令分阶段执行相应的编译环节，每当完成编译环节，就生成相应的编译报告。 步进编译和完全编译一样分为四个步骤： 1、分析和综合分析和检查输入文件是否有错误，2、配合完成设置校正逻辑设备的布局布线选择逻辑零件分配等3，编程(Assembler ) :生成多种形式的设备编程映像文件，通过软件下载到目标设备，4，时序分析(classical timing analyy ) :一旦编译完成，即对设置修订和设备上的延迟进行修订，以完成设置修订分析的时序分析和所有逻辑的性能分析，编译报告窗口Compilation Report将显示编译的顶层文件名、目标芯片模型、引脚数全编译操作简单，适用于简单的设定修订。 对于复杂的设置修正，可以通过选择分阶段编译来及时发现问题，提高设置修正错误修正的效率，提高设置修正效率。 2.4.3.3模拟设定修正文件，模拟的目的是在软件环境下，验证电路的行为和设想中的一致性。 FPGA/CPLD中的模拟分为功能模拟和时序模拟。 功能模拟重点考察电路在理想环境下的行为与设置修正构想的一致性需要波形文件、输入信号节点、输入信号的编辑、波形文件的保存和模拟