6 时序逻辑电路.ppt

1、第十五讲,重点：时序电路的分析方法 难点： 异步时序电路的分析方法,第六章 时序逻辑电路,6.2 时序逻辑电路的分析方法,6.3 若干常用的时序逻辑电路,6.1 概述,6.4 时序逻辑电路的设计方法,6.5 时序逻辑电路中的竞争-冒险现象,*6.6 用Multisim 7 分析时序逻辑电路(略),引 言 数字电路分为两大类，组合逻辑电路和时序逻辑电路。组合电路已在第四章讨论过了，有许多实际的问题仅用组合电路是解决不了的。比如自动售饮料机的控制系统，它不仅能知道你当前输入了什么面值的硬币，还要记住你曾经输入了什么面值的硬币，累加后决定是否输出一瓶饮料。在这个系统中不仅有组合电路还要含有记忆元件，

2、这样的电路就是时序逻辑电路。时序电路与组合电路相比较有些什么特点？时序电路的基本结构怎样？如何分析和设计一个时序电路？时序电路有哪些典型的集成芯片？这就是本章要学习的主要内容。在本章的学习中要用心体会时序电路与组合电路的不同。,6.1 概述,一、 时序逻辑电路的结构及特点 时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点： （1）组合电路+存储单元（必不可少，最常用的是触发器）。 （2）具有反馈通道。,例：串行加法器，两个多位数从低位到高位逐位相加,B,A,C (Q),S,I,C (D),o,可以用三个方程组来描述：,“三方程”(“三方程组”)

3、：,输出方程：组合电路的输出表达式（即除了Q以外其他 的输出）,驱动方程：各触发器的驱动输入表达式 如JK触发器的J=?,K=? D触发器的D=?,状态方程：各触发器的状态输出Q的表达式。,二、时序电路的分类,同步时序电路与异步时序电路（按照触发器动作特点） 同步：所有触发器都是在同一时钟操作下,状态转换是同步发生的 异步：不是所有的触发器都使用同一个时钟信号,因而在电路转换过程中触发器的翻转不是同步发生的,二、时序电路的分类,Mealy（米利）型和Moore（穆尔）型（按照输出信号特点） Mealy型： 即输出信号不仅与电路原先状态Q有关，还与输入信号X有关。 Moore型： 即输出信号仅与

4、电路原先状态Q有关，与输入信号X无关。,6.2 时序逻辑电路的分析方法,分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。,一般步骤： 1.了解电路的组成（确定输入，输出信号，触发器的类型） 2.写“三方程” 根据给定的逻辑图写出存储电路中每个触发器输入端的逻辑函数式，得到电路的驱动方程。 将每个触发器的驱动方程代入它的特性方程，得到电路的状态方程。 从逻辑图写出输出方程。 3.为了能更加直观地显示电路的逻辑功能，还可以从方程式求出电路的状态转换表，画出电路的状态转换图或时序图。 4.综合分析，确定电路的逻辑功能,例6.2.1：,状态转换表,0 1,0,0,0,0

5、,0 0,1 0,1 1,1 1,1 0,0 1,0 0,1 0,0 1,1 1,0 0,1 0,0 1,0 0,1 1,状态转换表,A,状态转换表的另外一种形式：,状态转换图,时序图,逻辑功能： 该电路可以作为可控计数器实用。当A=0时是一个加法计数器；当A=1时是一个减法计数器；Y为进位输出信号。,解：该电路为同步时序逻辑电路，时钟方程可以不写。 （1）写出输出方程：,（2）写出驱动方程：,例6.2.2：试分析如图所示的时序逻辑电路。,（4）作状态转换表及状态图 当X=0时：触发器的次态方程简化为：,作出X=0的状态表：,输出方程简化为：,0 0,0 1,0 1,1 0,0,1 0,0 0

6、,0,1,（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：,作出X=1的状态表：,将X=0与X=1的状态图合并起来得完整的状态图。,各触发器的次态方程：,0 0,1 0,1 0,0 1,1,0 1,0 0,0,0,当X=1时：触发器的次态方程简化为：,输出方程简化为：,（5）画时序波形图。,根据状态表或状态图： 可画出在CP脉冲作用下电路的时序图。,（6）逻辑功能分析：,当X=1时，按照减1规律 从10010010循环变化， 并每当转换为00状态（最小数）时， 输出Z=1。,该电路一共有3个状态00、01、10。,当X=0时，按照加1规律从000

7、11000循环变化， 并每当转换为10状态（最大数）时，输出Z=1。,所以该电路是一个可控的 3进制计数器。,三、异步时序逻辑电路的分析举例,例6.2.3：试分析如图所示的时序逻辑电路,该电路为异步时序逻辑电路。具体分析如下：,（1）写出各逻辑方程式。,时钟方程：,CLK0=CLK （时钟脉冲源的上升沿触发。）,CLK1=Q0 （当FF0的Q0由01时，Q1才可能改变状态。）,C1,FF,0,1D,1,FF,C1,1D,CLK,0,Q,Q,1,Z,（3）作状态转换表。,（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：,（CLK由01时此式有效）,（Q0由01时此式有效）,0 0

8、,1,0,0,0,1,1,1 1,0,1,0,1 0,1,0,0 1,0,0,0,输出方程：,各触发器的驱动方程：,（5）逻辑功能分析 该电路一共有4个状态00、01、10、11，在CP作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。,（4）作状态转换图、时序图。,6.3 若干常用的时序逻辑电路,一、 寄存器 用于存储二值信息代码，由N个触发器组 成的寄存器能存储一组N位的二值代码。 只要求其中每个触发器可置1，置0。,由4个高电平的D触发器组成， CLKa1时，Q0，Q1受D0,D1控制； CLKb1时，Q0，Q1受D0,D1控制；,74LS175,二、 移位寄存器：

9、,具有寄存移位功能,用4位D触发器构成的移位寄存器：,工作原理：（设初态为0，每一个CLK周期，输入一位数码）,在4个CLK周期内依次输入代码 ,经过4个CLK 后 并行输出为 （串入并出）,同理，经过8个CLK 后， 已经全部从端串行输出 （串入串出）,器件实例：74LS 194A4位双向移位寄存器 具有左/右移，并行输入，保持，异步置零等功能,并行输入,并行输出,右 移,左 移,74191A,例题： 1.用2片74191A构成一个8位的双向移位寄存器,例6.3.1试分析下图电路的逻辑功能，并指出在CLK及S1、S0作用下，t4时刻以后输出Y与两组并行输入的二进制数M、N在数值上的关系。假定

10、M、N的状态始终未变。,最终得到，Y=M8N2,三、 计数器,计数器用以统计输入脉冲clk个数的电路。,计数器的分类：,（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。,（1）按计数进制可分为二进制计数器和非二进制计数器。 非二进制计数器中最典型的是十进制计数器。,（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。,（一） 同步计数器 （1）同步二进制计数器 同步二进制加法计数器,加法计数特点： 每输入一个脉冲，最低位Q0状态改变一次； 当低位从1变成0时，相邻高位状态改变一次 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时

11、，则第i位应翻转。,T0始终等于1,原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,器件实例：74161、741634位同步二进制加法计数器,注意：74161和74163有什么区别？,注意：74161、74163和74160的引脚图是一样的,74163与74161唯一的区别： 74161采用异步置零； 74163采用同步置零；,74160与74161唯一的区别： 74161是4位二进制计数器（即十六进制）； 74163是十进制计数器；,同步二进制减法计数器,减法计数特

12、点： 每输入一个脉冲，最低位Q0状态改变一次； 当低位从0变成1时，相邻高位状态改变一次 原理：根据二进制减法运算规则可知：在多位二进制数末位加0，若第i位以下皆为1时，则第i位应翻转。,原理：在多位二进制数 减1时，若第i位以下皆为0 时，则第i位应当翻转，否则 应保持不变。 由此得出规律，若用T触 发器构成计数器，则每一位 触发器的驱动方程为 T0始终等于1,器件实例： 74191：单时钟同步十六进制可逆计数器,器件实例： 74193：双时钟同步十六进制可逆计数器,(2) 同步十进制计数器 加法计数器 基本原理：在同步十六进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0

13、000。,能自启动,器件实例：74SN160 异步置0,（二） 异步计数器,异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位 发出进位，使高位翻转。 电路的状态按照状态转换图 循环工作。,异步二进制减法计数器 在末位-1时，从低位 到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转。,器件实例： 74290（二五十进制异步加法计数器）,二进制计数器的时钟输入端为CLK0，输出端为Q0； 五进制计数器的时钟输入端为CLK1，输出端为Q1、Q2、Q3。,74290包含一个独立的1位二进制计数器和一个独立的五

14、进制计数器。,如果将Q0与CLK1相连，CLK0作时钟输入端，Q0Q3作输出端，则为8421BCD码十进制计数器。,74290的功能：, 异步清零。, 计数。, 异步置数（置9）。,（1）二进制计数器：时钟输入端为CLK0，输出端为Q0； （2）五进制计数器：时钟输入端为CLK1，输出端为Q1、Q2、Q3。 （3）十进制计数器：如果把CLK1与Q0相连， CLK1作为时钟输入端，Q0 、Q1、Q2、Q3作为输出端，则构成十进制计数器。,74290工作方式有3种：,三、任意进制计数器的构成方法（用已有的N进制芯片，组成M进制计数器。）,N进制,M进制,（一）N M 原理：计数循环过程中设法跳过N

15、M个状态。 具体方法：置零法 置数法,例：用集成计数器74160和与非门组成的6进制计数器。,（1）异步清零法适用于具有异步清零端的集成计数器。,74160,Q,2,EP,D,2,CP,ET,Q,计数脉冲,D,R,1,CO,0,Q,Q,Q,D,Q,L,D,2,3,1,1,0,D,3,D,0,Q,Q,3,74160,例：用集成计数器74160和与非门组成的6进制计数器。,EWB演示160组成6进制,（1）异步清零法适用于具有异步清零端的集成计数器。,（2）同步清零法,同步清零法适用于具有同步清零端的集成计数器。 例：用集成计数器74163和与非门组成的6进制计数器。,EWB演示163组成6进制,

16、Q,D,R,ET,EP,74163,D,CO,3,3,Q,D,2,1,Q,L,0,0,Q,D,CP,D,D,1,计数脉冲,2,Q,Q,3,Q,0,1,2,Q,（2）同步清零法,同步清零法适用于具有同步清零端的集成计数器。 例：用集成计数器74163和与非门组成的6进制计数器。,例：将同步十六进制计数器74163十二进制计数器 同步置0法，如双线所示，实现如下图所示,异步置0 如虚线所示,（3）异步预置数法,异步预置数法适用于具有异步预置端的集成计数器。 例：用集成计数器74191和与非门组成的余3码10进制计数器。,LD,3,Q,2,Q,D/U,EN,CP,0,D,1,D,2,D,3,D,RC

17、O,MAX/MIN,1,Q,0,Q,74191,0,0,计数脉冲,Q,3,0,Q,Q,2,1,Q,1,1,0,0,（3）异步预置数法,异步预置数法适用于具有异步预置端的集成计数器。 例：用集成计数器74191和与非门组成的余3码10进制计数器。,（4）同步预置数法,同步预置数法适用于具有同步预置端的集成计数器。 例：用集成计数器74160和与非门组成的7进制计数器。,Q,D,R,ET,EP,74160,D,CO,3,3,Q,D,2,1,Q,L,0,0,Q,D,CP,D,D,1,计数脉冲,2,Q,3,Q,2,0,1,Q,Q,（4）同步预置数法,同步预置数法适用于具有同步预置端的集成计数器。 例：

18、用集成计数器74160和与非门组成的7进制计数器。,Q,D,R,ET,EP,74160,D,CO,3,3,Q,D,2,1,1,Q,L,0,1,0,Q,D,CP,D,D,1,计数脉冲,2,0,0,1,1,Q,3,Q,2,0,1,Q,Q,P300 例6.3.2,试利用同步十进制计数器74160接成同步六进制计数器。,R,ET,EP,74160,D,CO,L,D,CP,计数脉冲,法一：异步清零法法二：同步置数法,其中异步清零法,思路：,但0110状态（ ）只出现一瞬间，可能导致触发器还没来得及复位，置0信号已经消失可靠性不高,有效状态为00000101，74160是异步置零，故应计数到0110时，给

19、 端一个低电平。,思考：加上SR锁存器有什么作用？,(二)N M M=N1N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态,例：用74160接成一百进制,例：用两片74160接成一百进制计数器,并行进位法,串行进位法,例：用两片74160接成一百进制计数器,并行进位法,串行进位法,M不可分解 采用整体置零和整体置数法： 先用两片接成 M M 的计数器 然后再采用置零或置数的方法,

20、例：用74160接成二十九进制,例：用74160接成二十九进制,整体置零 （异步）,整体置数 （同步）,例：用74160接成二十九进制,整体置零 （异步）,整体置数 （同步）,四、移位寄存器型计数器,环形计数器的特点： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。,1. 环形计数器,2扭环形计数器,一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。,为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。,6.5 时序逻辑电路的一般设计方法,1同步时序逻辑电路的设计步骤,（3）状态

21、分配，又称状态编码。,（1）根据设计要求，设定状态，导出对应状态图或状态表。,（2）状态化简。消去多余的状态，得简化状态图（表）。,（4）选择触发器的类型。,（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。,（6）根据输出方程和驱动方程画出逻辑图。,（7）检查电路能否自启动。,一、同步时序逻辑电路的设计方法,简单同步时序逻辑电路的设计步骤,同步计数器的设计举例,（2）状态分配，列状态转换编码表。,(1）根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。,例6.5.1 设计一个同步5进制加法计数器,（3）选择触发器。选用JK触发器。,（4）求各触发

22、器的驱动方程和进位输出方程。 画出电路的次态和输出卡诺图。,各次态卡诺图如下：,各次态卡诺图如下：,各状态方程如下：,把各状态方程与JK触发器的特性方程 相对照，可求出各驱动方程如下：,（5）画逻辑图,再画出输出卡诺图,可得电路的输出方程：,同步计数器的设计举例,（2）状态分配，列状态转换编码表。,(1）根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。,例6.5.1 设计一个同步5进制加法计数器,（3）选择触发器。选用JK触发器。,（4）求各触发器的驱动方程和进位输出方程。 画出电路的次态和输出卡诺图。,各次态卡诺图如下：,各状态方程如下：,把各状态方程与JK触发器的特性方程 相对

23、照，可求出各驱动方程如下：,（5）画逻辑图,再画出输出卡诺图,可得电路的输出方程：,（6）检查能否自启动,可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。,利用逻辑分析的方法画出电路完整的状态图。,例6.4.2：设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0,1、逻辑抽象，得出状态图 取输入数据为输入变量，用X表示；取检测结果为输出变量，用Y表示，设电路的工作状态为 S0：初始状态（没有输入1之前的状态）； S1：输入一个1后的状态； S2：输入连续两个1后的状态； S3：输入连续三个或者三个以上1后的状态,可得出状态图,2. 状态化简,S2、S3为重复状态，合并为S2状态。,3. 状态分配,电路状态数M=3,故 应取触发器位数n2，取 S0=00,S1=01,S2=10,(11为 任