嵌入式系统概论-以S3C2440核心为架构.ppt

1、第4章 S3C2440基本特性與嵌入式系統設計,P-2/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-3/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-4/79,4.1 S3C2440基本特性,S3C2440微處理機是Samsung公司以ARM為架構所推出的ARM920T的微處理器核心。 其基本特性包含下列各點： 擁有

2、16K的資料快取和16K的指令快取，MMU 快取 固定的32-bits 運算碼寬度，降低編碼數量所產生的消耗，減輕解碼和管線化的負擔 大多均為一個時脈週期執行 強大的索引定址模式 精簡，且快速的2-priority-level中斷子系統，具有可切換的暫存器組 支援ARM處理器16-bit (Thumb)指令模式,P-5/79,4.1 S3C2440基本特性,S3C2440的優點： 32-bit ARM920T核心，工作頻率為499MHz（最高工作頻率：533MHz） 系統時脈：內部PLL產生400533MHz CPU內核工作頻率，外部匯流排頻率：100133MHz 核心電壓為1.3V，低功率消

3、耗 採用AMBA（Advanced Microcontroller Bus Architecture），使用0.13m的CMOS製造技術和記憶體編譯器（Memory Compiler）製造。 可適用於PDA、攜帶型媒體播放器、衛星導航等產品,P-6/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-7/79,4.2 S3C2440硬體資源,圖4.3 ARM920T內部架構圖,P-8/79,4.2 S3C2440硬體資源,ARM920T內核是由ARM9TDMI，

4、記憶體管理單元（MMU）和Cache記憶體三部分組成。 ARM920T： 有兩個輔助運算器：CP14和CP15。 CP14用於除錯控制。 CP15用於記憶體系統控制以及測試控制。 MMU： 其功能管理虛擬記憶體， 快取記憶體： 是由獨立的16KB位址和16KB資料高速Cache組成。,P-9/79,4.2 S3C2440硬體資源,圖4.4 S3C2440硬體方塊架構示意圖,P-10/79,4.2 S3C2440硬體資源,S3C2440內部資源(1)： 內部大約是1.2V，1.8V/2.5V/3.3V記憶體，3.3V外部I/O微處理器，其包含16KB I-Cache/16KB DCache/MM

5、U 外部記憶體控制器(SDRAM控制與晶片選擇邏輯) 具備獨立專用DMA的LCD控制器(高達4K色彩STN與256K色彩TFT) 具備外部請求接腳的4-ch DMA控制器 3-ch UART (IrDA1.0，64-Byte Tx FIFO以及64-Byte Rx FIFO) 2-ch SPl IIC匯流排介面(支援多主控端架構) IIS語音CODEC介面,P-11/79,4.2 S3C2440硬體資源,S3C2440內部資源(2)： AC97 CODEC介面 相容SD主機介面版本1.0與MMC協定版本2.11 2-ch USB主機控制器 / 1-ch USB裝置控制器(ver 1.1) 4-

6、ch PWM 計時器 / 1-ch內部計時器 / 看門狗計時器 8-ch 10-bit ADC以及觸控螢幕介面 具備萬年曆功能的RTC Camera介面(最高可支援4096 x 4096像素輸入。可支援縮放功能的2048 x 2048像素輸入) 130個泛用I/O埠 / 24-ch外部中斷來源 電源控制：正常，低功率消耗，中止以及睡眠模式 具備PLL的內建時脈產生器,P-12/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-13/79,4.3 S3C2440

7、記憶體與位置空間分配,圖4.5 S3C2440記憶體映射分配圖,P-14/79,4.3 S3C2440記憶體與位置空間分配,S3C2440將系統的記憶體空間分為8個區(Bank) 每個區塊的大小是128MB，因此總共是1GB。 Bank0到Bank5的開始位址是固定的，用於ROM或SRAM。 Bank 6和Bank 7用於ROM，SRAM或SDRAM，這兩個組是可以程式規劃，且大小相同。,P-15/79,4.3 S3C2440記憶體與位置空間分配,S3C2440支援由NAND FLASH啟動。 NAND FLASH具有容量大，比NOR Flash價格低等特點。 系統同時採用NAND Flash

8、與SDRAM整合方式來設計的話，可獲得非常好的系統執行效能。 由於Bank0是以啟動ROM區塊 (映射至0 x0000_0000)工作，因此必須配置Bnak0 （nGCS0）的資料匯流排寬度。 寬度分為16-bit與32-bit。 可以根據OM1：0在重置時的邏輯準位來決定。,P-16/79,4.3 S3C2440記憶體與位置空間分配,OM1:0所決定的啟動方式 OM1：0=00時，處理器從NAND Flash啟動 OM1：0=01時，處理器從16位元寬度的ROM啟動 OM1：0=10時，處理器從32位元寬度的ROM啟動。 OM1：0=11時，處理器從Test Mode啟動。,圖4.8 OM1

9、:0決定啟動方式對映表,P-17/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-18/79,4.4 以S3C2440為核心之嵌入式系統設計,根據使用者需求，設計出特定的嵌入式應用系統，是每一個嵌入式系統設計工程師應該達到的目標。 嵌入式應用系統的主要設計: 硬體系統設計 軟體系統設計 嵌入式應用系統的設計經常需要在硬體和軟體的設計之間進行權衡與折衝中 。 嵌入式系統設計工程師具有較深厚的硬體和軟體基礎，並具有熟練應用的能力。,P-19/79,4.4 以S3

10、C2440為核心之嵌入式系統設計,核心板中包含的電路元件或是模組： 重置電路 系統接電電源重置和在系統工作時使用者按鍵重置。 電源電路為5V到3.3/2.8/1.8 V的DC-DC轉換器。 提供給S3C2440 微處理器及其他需要3.3/2.8/1.8V電源的週邊電路供電之用。 透過外部12MHz震盪器提供工作時脈，通過晶片內建的PLL電路來倍頻至400MHz，作為微處理器的工作時脈。,P-20/79,4.4 以S3C2440為核心之嵌入式系統設計,針對核心板週邊資源，需要一顆CPLD來輔助解碼的功能。 整合了一顆XC9572XL CPLD（XILINX）中，以用來輔助複雜的週邊資源的解碼。

11、XC9572XL採用VQFP44的小封裝，採用3.3V的低電壓供電。有34-bit輸入輸出I/O埠，所有I/O週邊埠都可以交換使用。 下列說明S3C2440開發平台各個週邊實驗模組的解碼位址。,P-21/79,4.4 以S3C2440為核心之嵌入式系統設計,表4.1 S3C2440開發平台週邊實驗模組電路解碼位址一覽表(1),P-22/79,4.4 以S3C2440為核心之嵌入式系統設計,根據nGCS0晶片選擇的空間在不同的啟動模式下，映射的晶片組是不一樣的。 在NAND FLASH啟動模式下，內部的4K Bytes BootSRam 被映射到nGCS0晶片選擇的空間。 在Nor Flash啟

12、動模式（非NAND FLASH啟動模式）下，與nGCS0相連的外部記憶體Nor Flash就被映射到nGCS0晶片選擇的空間。,P-23/79,大綱,4.1 S3C2440基本特性 4.2 S3C2440硬體資源 4.3 S3C2440記憶體與位置空間分配 4.4 以S3C2440為核心之嵌入式系統設計 4.5 結論,P-24/79,4.5 結論,本章已經稍微介紹S3C2440的基本特性，以及如何利用微處理機來實現一個最基本的嵌入式系統的設計。 而目前市面上，也有許多以S3C2440所設計的產品如：PDA、導航機、智慧型裝置等。 後面會大略介紹這些產品的一些特性。,P-25/79,4.5 結論,表4.3 S3C2440為核心所設計的產品一覽表(1),P-26/79,4.5 結論,表4.4 S3C2440為核心所設計的產品一覽表(2),P-27/79,4.5 結論,HP IPAQ 4545,MIO C310 GPS,MIO C710 TMC GPS,MIO H610 手持式導航GPS,MiTAC Mio C720,Panasonic GPS,P-28/79,4.5 結論,相關的產品還包括了： Samsung S3C 2440： Eten