数字电路与逻辑设计第四章.ppt

1、第4章 时序逻辑电路,本章提要 本章主要介绍时序逻辑电路的特点、时序逻辑电路逻辑功能的描述方法；触发器的基本描述方法、不同触发器的工作特点、常见的集成触发器的应用以及时序逻辑电路的设计和分析方法。 本章难点 时序逻辑电路的分析和设计方法。,4.1 时序逻辑电路基础,数字电路按逻辑功能和电路组成的特点的不同可分为两大类，一类是前面所介绍的组合逻辑电路，另一类就是时序逻辑电路。 在数字电路中，任一时刻的稳定输出不仅取决于该时刻的输入，而且还和电路原来状态有关的电路叫做时序逻辑电路，简称时序电路。,4.1.1 时序逻辑电路一般模型,组合逻辑电路,存储电路,4.1.2 时序逻辑电路的表示方法,1逻辑表

2、达式,X(x1，x2，x3xi)、Y（y1，y2，y3yj）、W（w 1，w 2，w 3w K）和Q（q1，q2，q3，qg），分别代表时序电路的现在输入信号、现在输出信号、存储电路的现在输入和输出信号，那么，这些信号之间的逻辑关系就可以用下面三个关系式表示： Y（tn）=FX（tn），Q（tn） （1） W（tn）=GX（tn），Q（tn） （2） Q（tn+1）=FX（tn），Q（tn） （3） 式中tn、tn+1是相邻的两个离散时间。关系式（1）为输出方程，Y为电路的输出信号；关系式（2）为驱动方程或激励方程，W为存储电路的驱动或激励信号；关系式（3）为状态方程，Q为存储电路的状态，称状

3、态变量。,2状态表 若以表格的形式来描述时序逻辑电路的逻辑功能，并能具体直观的表达时序逻辑电路各个信号之间对应的取值关系，即将之称为状态表。,3状态图 若以几何图形的形式来描述时序逻辑电路的逻辑功能，并能具体直观的表达时序逻辑电路状态转换规律及相应输入、输出取值情况，即将之称为状态图。,4时序图 反映时钟脉冲CP、输入信号和时序逻辑电路各个状态之间在时间上的对应关系的工作波形叫做时序图。,4.1.3 时序逻辑电路一般分类,1按时序逻辑电路的逻辑功能来分 时序电路按逻辑功能可分为计数器、寄存器、移位寄存器、读/写存储器和顺序脉冲发生器等。事实上，在实际生产生活及科研活动中，完成各种操作的时序逻辑

4、电路是千变万化不胜枚举的，此处提到的只是比较典型的几种电路而已。,2按时序电路中触发器的状态变化分 时序电路按电路中触发器的状态变化可分为同步时序逻辑电路和异步时序逻辑电路。 同步时序逻辑电路：是同步电路状态改变时，电路中要更新状态的触发器是同时翻转的。在这种时序电路中，触发器的状态改变是同一个时钟脉冲控制的，即各个触发器的CP时钟信号都是同一输入时钟脉冲。 异步时序逻辑电路：电路状态改变时，电路中要更新状态的触发器有的先翻转，有的后翻转，是异步进行的。在这种时序电路中，有的触发器以输入信号作为其CP脉冲，有的触发器以其他触发器的输出作为CP脉冲。 此外，还有按输出除与电路的现态有关，是否还与

5、电路的输入信号有关，可分为Moore型和Mealy型时序电路等不同的分类方法。,5卡诺图 利用卡诺图也可描述时序逻辑电路的逻辑功能。,4.2 触 发 器,4.2.1 概述 触发器是功能最简单的时序逻辑电路，一般情况下仅当作基本单元电路处理。,1对触发器的基本要求 在数字电路中，基本的工作信号是二进制数字信号和两状态逻辑信号，而触发器就是存放这些信号的逻辑单元。由于二进制数字信号和两状态逻辑信号都只有0、1两种可能取值，即都具有两种状态性质所以对作为存放这些信号的基本单元电路触发器的基本要求是： （1）应该具有两个稳定状态0状态和1状态，以正确表征其存储的内容。 （2）能够接收、保存和输出信号。

6、,2触发器的现态和次态 触发器接收信号之前的状态叫作现态,用Qn表示。触发器接收信号之后的状态叫次态,用Qn+1表示。现态和次态是两个相邻时间里触发器输出端的状态。 触发器次态输出Qn+1与现态Qn和输入信号之间的逻辑关系，是贯穿触发器的基本问题,如何描述和理解这种逻辑关系，是学习触发器的中心任务，也为如何分析和设计时序逻辑电路打好基础。,3触发器的分类 （1）按照电路结构和工作特点分类 此分类有基本触发器、同步触发器、主从触发器和边沿触发器。 基本触发器：在这种电路中，输入信号是直接加到输入端的。它是触发器的基本电路结构形式，是构成其他类型触发器的基础。 同步触发器：在这种电路中，输入信号是

7、经过控制门输入的，而管理控制门的信号是时钟脉冲CP信号，只有在CP脉冲信号到来时，输入信号才能进入触发器，否则就会被拒之门外，对电路不起作用。 主从触发器：为了克服同步触发器存在的缺点，对其改进后得到主从触发器。先把输入信号接收进主触发器，然后再送给从触发器并输出，整个过程是分两步进行的，具有主从控制特点。 边沿触发器：为了进一步解决主从触发器存在的缺点，从而出现了边沿触发器，在这种触发器中，只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能被接收，进一步减少了被干扰的机会。 （2）按照在时钟脉冲控制下触发器的逻辑功能的不同分类 根据此分类方法，时钟触发器可分为RS触发器、JK触发器、D触发器、

8、T触发器和T / 触发器五种类型。 此外，还有一些其他的分类，如按是否集成有分立元件触发器和集成触发器之分；按使用的开关元件不同，有TTL触发器和CMOS触发器之分。,4.2.2 基本RS触发器,1电路组成及逻辑符号 下图所示是用两个与非门交叉连接起来构成的基本RS触发器。 R 、S 为信号输入端，Q 、 表示触发器的状态，是两个互补的信号输出端。,基本RS触发器惯用符号,2工作原理 （1）电路的两个稳定状态 在没有输入信号即R=S=1时，电路有两个稳定状态0状态和1状态。我们将触发器输出Q=0， 的状态定义为0状态，输出Q=1， 的状态定义为1状态。在0状态时，由于Q=0送到门G2输入端使其

9、截止，保证了 ，而 且 又反馈到门G1的输入端和S=1一起使门G1导通，维持Q=0，因此电路能自动保持0状态。同理，电路在1状态时也能够自动保持。,（2）接收信号的过程 若触发器处在0状态时，我们在S端送入一个输入信号加一个负脉冲，则电路将迅速地转换，翻转到1状态。触发器便完成了由0状态到1状态的转换。此时即使撤消输入信号，触发器也能保持1状态，而不会返回0状态。因此常把加在输入端的负脉冲叫作触发脉冲。,若触发器处在1状态时，我们在R端送入一个输入信号加一个负脉冲，则电路的工作情况类似，触发器由1状态翻转到0状态。 由于在S端加输入信号可将且仅可将触发器置成1状态，而在R端加输入信号可将且仅可

10、将触发器置成0状态，因此，我们把S端叫做置1端（或置位端），把R端叫做置0端（或复位端）。,（3）不允许在R、S端同时加有效输入信号 在触发器输入端不允许出现R=S=0的情况。由与非门的基本特性可以知道，当R= S =0时， 、Q将同时为1，作为基本存储单元，这既不是0状态也不是1状态，没有意义。而且在当R、S同时由0变为1（信号撤消）时，触发器转换到何种状态不能确定，可能是0状态也可能是1状态，这取决于两个与非门动态特性的微小差异和当时的干扰情况等一些无法确定的因素。当信号同时撤消时，触发器状态取决于后撤消的信号。,转至EWB-jbrs,3特性表和卡诺图 把触发器接收信号之前的状态称为现态，

11、用Qn和 来表示；用Qn+1和 来表示触发器接收信号以后的状态，称为次态。那么Qn+1和Qn、R、S之间的逻辑关系可以用所谓的状态转换表（又叫作特性表）来表示。,特性表,Qn+1的值不仅和R、S有关，还与Qn有关，也即Qn+1的值和R、S、Qn三个变量有关。时序逻辑电路的输出不仅与当时的输入有关，而且与电路以前的状态有关。,由表可明显看出：当R =S=1时，触发器保持原状态不变，也即Qn+1=Qn；当R =1，S=0时，触发器置1，也即Qn+1=1；当R =0，S=1时，触发器置0，也即Qn+1=0；而R =S=0是不允许的，属于不用情况。,Qn、R、S三个变量的八种取值中，在正常情况下000

12、、100两种取值是不会出现的，即最小项 和 是约束项。因此，可画出卡诺图。,Q n+1的卡诺图,特性表是基本触RS发器次态和现态、输入之间逻辑关系的直接表达形式，它全面地描述了基本RS触发器的逻辑功能。卡诺图也可以表达触发器的逻辑功能。,4基本特点 基本RS触发器电路简单，可以存储二进制代码，是构成各种性能更完善的触发器的基础。该触发器具有置位（Q=1）、复位（Q=0）、保持原状态三种功能。S是置位输入端（Set），R是复位输入端（Reset），都是低电平有效。具有基本RS触发器逻辑功能的集成模块74LS279是四RS锁存器，芯片中包含四个基本RS触发器。基本RS触发器除了作为其他集成触发器中

13、实现状态存储的基本单元外，还用于实现集成触发器的直接置位（异步置位）和直接复位（异步复位）功能。另外也可以用于实现开关消抖动、键盘输入等功能电路。但是基本RS触发器存在直接控制的缺点，即在信号存在期间直接控制着输出端的状态，使用的局限性大，且输入信号R、S之间有约束。,4.2.3 同步RS触发器,2工作原理 从图示电路可以明显看出，控制信号CP=0时，控制门G3、G4被封锁，基本RS触发器保持原来的状态不变。只有当CP=1时控制门被打开后，输入信号才会被接收。因此，反映Qn+1的值和R、S、Qn三个变量之间的逻辑关系的特性表的条件是CP=1。,1电路的组成及逻辑符号 为了克服基本RS触发器直接

14、控制的缺点，可增加两个控制门和一 个时钟控制信号。与非门G1、G2构成基本RS触发器，与非门G3、G4是控制门，输入信号R、S通过控制门进行传送，CP为时钟脉冲，是输入控制信号。,逻辑符号,同步RS触发器特性表，CP=1期间有效,Qn+1和R、S、Qn之间的逻辑关系也可以用逻辑表达式反应出来，即 特性方程如下：,时序图-利用波形图的形式描述了同步RS触发器的逻辑功能次态Qn+1和现态Qn及输入R、S之间的关系。,同步RS触发器的输入信号只有在CP=1期间有效,状态图-圈内表示触发器的状态0和1，其他数字表示RS的组合，箭头表示现态向次态的转换方向。,特性表、特征方程、卡诺图、时序图、状态转换图

15、均可表示触发器的逻辑功能，只是表达形式不一样。,3主要特点 （1）时钟电平触发-在CP=1期间触发器接收信号，CP=0时触发器保持状态不变。多个触发器可以在同一个时钟脉冲控制下同步工作。但是在CP=1期间，R、S发生多次变化，则触发器的输出状态也可能发生多次翻转，造成次态不稳定，这种现象叫做空翻。空翻是一种有害的现象。,（2）R、S之间有约束 同步RS触发器在使用过程中，如果违反了RS=0的约束条件，则可能出现以下情况： 在CP=1期间，若R=S=1，则将出现Q端和 端同时输出高电平的不正常的情况；若R、S分时撤消，则触发器的状态决定于后撤消者；若R、S同时从1跳变到0，则会出现输出结果不能确

16、定的情况；若R=S=1时CP脉冲突然撤消，也会出现输出结果不能确定的情况。,转至EWBtbrs,4.2.4 集成触发器（D 触发器、JK 触发器、T 触发器） 各种结构形式的触发器都是在基本RS触发器的基础上不断改进电路设计后形成的，集成触发器通过采用特殊的电路结构，如主从式结构、或维持阻塞式结构，改电平触发方式为边沿触发方式等，使触发器只在时钟脉冲的上升沿（CP由低电平向高电平的跳变）或时钟脉冲的下降沿（CP由高电平向低电平的跳变）响应激励信号，实现状态转换，克服了空翻现象，提高了抗干扰能力。,一、集成JK 触发器 在时钟脉冲作用下，根据输入信号J、K取值的不同，凡具有保持、置0、置1、翻转

17、功能的触发器，称为JK触发器。JK触发器可分为主从型JK触发器和边沿型JK触发器。主从型JK触发器解决了RS触发器的输入约束问题，边沿型JK触发器解决了空翻问题。,1集成主从JK触发器 （1）惯用符号,（2）特性方程,CP下降沿到来时有效,输出信号,（3）特性表,（4）状态图 状态图是用几何图形反映触发器的逻辑关系的，由状态图也可直观的观察出触发器输入输出之间的逻辑关系。,圈内表示触发器的状态0和1，其他数字表示JK的取值，箭头方向表示由现态转向次态,（5）主要特点 主从触发器具有“主从”结构，并以“双拍”方式工作。,在CP=1时，主触发器接受输入信号，而从触发器状态不变。在时钟CP的下降沿，

18、将主触发器的状态传送给从触发器，使得 ，并且在CP=0期间保持不变，此时主触发器不接受数据，克服了空翻现象。, 在CP=1期间触发器对外一直是开放的，J、K信号本身在CP =1期间保持不变，但还是容易接受干扰信号，因此抗干扰能力还需提高。并且存在一次变化问题。 实际的JK触发器，除了J、K、CP输入端外，还有异步置0端（RD）和还有异步置1端（SD），它们的作用是使触发器在任何时刻都被强制置0或置1，而与当时的CP、J、K值无关。,J、K之间没有约束，是一种应用起来十分灵活和方便的时钟触发器。,2集成边沿JK触发器 （1）惯用符号,下降沿触发,上升沿触发,（3）特性表,（4）主要特点 时钟脉冲

19、边沿触发。在CP上升沿或下降沿瞬间，加在J端和K端的信号才会被接收。 抗干扰能力极强，工作速度很高 。只要是在CP脉冲触发沿瞬间J、K的值是稳定的，触发器就能够可靠的按照特性方程更新状态。在其他时间里，J、K不起作用。又由于是边沿触发，所需要输入信号建立时间和保持时间都很短，所以工作速度快。 功能齐全，使用灵活方便。,二、集成D触发器 在时钟脉冲控制下，仅具有置0、置1功能的电路，称为D触发器。D触发器分为同步D触发器和边沿D触发器。同步D触发器是在同步RS触发器的基础上改进后得到的，解决了同步RS触发器中RS之间的约束问题。边沿D触发器是在主从JK触发器的基础上改进后得到的，解决了主从JK触

20、发器中的一次变化问题。,1集成同步D触发器 （1）惯用符号,输入信号,（2）特性方程 Q n+1=D CP=1期间有效,（3）特性表,（4）状态图,圈内表示触发器的状态0和1，其他数字表示D的取值。箭头方向表示从现态转至次态。,（5）主要特点 时钟电平控制，无约束问题。 时钟电平控制，在CP=1期间，若D=1则Q n+1=1；若D=0则Q n+1=0，根据输入信号D取值不同，触发器可置1，也可置0。 CP=1期间输出状态跟随输入信号，下降沿到来时锁存。,在CP=1期间，输出端Q和 的状态随D变化而变化，起跟随作用。当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿到来瞬间输入信号D的值。,

21、只具有置0和置1功能。,2集成边沿D触发器 （1）惯用符号,上升沿触发,下降沿触发,（2）特性方程 Q n+1=D CP上升沿（或下降沿）时刻有效,（3）特性表,（4）主要特点 时钟脉冲CP边沿（上升沿或下降沿）触发。在CP上升沿（或下降沿）时刻，触发器按照特性方程Qn+1=D更新状态。实际上是将加在D端的信号锁存起来，并送到输出端。 抗干扰能力极强。因为是边沿触发，只要在触发边沿附近一个极短暂的时间内，加在D端的输入信号稳定，触发器就能够可靠接收，在其他时间里输入信号对触发器不会起作用。 只具有置0、置1功能。,转至EWBbyd,三、集成T 触发器,在时钟脉冲控制下，根据输入信号T 值的不同

22、，仅具有保持和翻转功能的电路，称为T 触发器。即当T=0时能保持触发器状态不变，T=1时触发器状态翻转的触发器。,（1）惯用符号,（2）特性方程 CP下降沿时刻有效,（3）特性表,输入信号,（4）状态图,图中圆圈表示触发器的状态0和1，其他数字表示T 的取值,（5）主要特点 T 触发器大多由其他类型的触发器改接而成，实际生产的集成电路比较少。比如JK 触发器使J=K=T 便成为T 触发器。 具有保持和翻转功能。 此外，还有T / 触发器，与T 型触发器类似。但它在时钟脉冲作用下只具有翻转功能，即每来一个时钟脉冲就翻转一次。实际上在T 型触发器中令T=1既可成为T / 型触发器。 早期集成触发器

23、的品种和类型很多，后来逐渐归并成两大类，一种是JK 型触发器，另一种是D 型触发器。作为小规模集成触发器，它们已经能够满足各种情况下对时钟触发器的需求了。而且，不同类型时钟触发器之间还可以相互转换，由JK 触发器和D 触发器这两种触发器，通过转换就可以得到其他类型的触发器。,4.2.5 集成触发器系列简介及使用说明,1CMOS集成边沿D 触发器CC4013,（1）惯用符号及引脚功能图 CC4013集成了两个触发器单元，共14引脚。图中只画了其中一个单元。都是CP上升沿触发的边沿D 触发器，其中RD（4脚）、SD（6脚）是异步输入端。也称为直接复位端（置1端）和置位端（置0端）。高电平有效。即当

24、RD=1时触发器就被强制复位到0状态，当SD=1时触发器就被强制置位到1状态。其作用与CP脉冲无关，所以称为异步输入端。一般的集成触发器中都有这两个端，便于给触发器置初始状态。其中电源和地是公共的端，其他都是独立的。,惯用符号,引脚功能图,（2）特性表,此表全面描述了CMOS集成边沿D触发器CC4013的逻辑功能。当RD=SD=0时，电路按照特性方程转换状态，CP上升沿时刻有效；当异步输入端工作时，CP、D均无效，若RDSD=01时则置1，若RDSD=10时则置0，RD、SD不能同时为1，应遵循约束条件RDSD=0。,2TTL集成边沿JK 触发器74LS112,（1）惯用符号及引脚功能,TTL

25、边沿JK 触发器74LS112共集成两个触发器单元，共16引脚，8和16脚为公共地和电源。图中只画出一个单元。都是时钟脉冲CP下降沿触发的边沿JK触发器。其中 、 为异步输入端，低电平有效。,惯用符号,引脚功能图,（2）特性表,4.3 同步时序逻辑电路的分析,逻辑电路分析,时序逻辑电路,状态表 状态图 时序图,逻辑功能 工作特点,4.3.1 同步时序逻辑电路的分析步骤,各触发器时钟信号的逻辑表达式,各个输出信号的逻辑表达式,各个触发器输入端同步输入信号的逻辑表达式,各触发器次态的逻辑表达式,据输入和现态的各种可能取值，计算出相应的次态和输出,4.3.2 同步时序逻辑电路的分析实例,例1 分析图

26、示时序电路，画出其状态表、状态图和时序图，说明其功能。,解：驱动方程为：,D触发器的特性方程为： Qn+1=D,状态方程为：,根据状态方程进行计算，求取状态转换表、状态图,由3个D触发器构成的同步时序逻辑电路,假设初始状态 = 000，并以次作为现态，根据状态方程计算出次态。再以计算出的次态作为现态进行下一个次态的计算，依次类推。注意每个状态都要计算到,状态表,0 0 0,1 0 0,1 0 0,1 1 0,1 1 0,1 1 1,1 1 1,0 1 1,0 1 1,0 0 1,0 0 1,0 0 0,0 1 0,1 0 1,1 0 1,0 1 0,状态图,有效循环,无效循环,现态,次态, 画时序图,该时序逻辑电路为同步六进制计数器，电路不能自启动 。,电路逻辑功能：,例2 试分析图示的时序逻辑电路。,两个触发器都接至同一个时钟脉冲CP,同步时序逻辑电路, 写出输出方程, 写出驱动方程,K0=1,K1=1, 据 得各触发器的状态方程（次态方程）,1）当X =0时,设初始状态,X =0时的状态表,现 态,次 态,输 出,Z,0 0 0