数字逻辑实验

1、数字逻辑实验报告专业 年级 姓名 学号 指导老师 实验室 使用日期 苏州大学计算机科学与技术学院统一印制二零零六年八月前言数字逻辑课程实验是为了加深学生对课堂已学过的数字逻辑电路内容的理解，为学生提供必要的实践机会，以增强其感性认识，培养学生分析、设计、组装和调试数字电路的基本技能，使学生掌握数字逻辑电路及实验方法。随着科学技术的发展，尤其是微电子技术和计算机技术的发展，数字逻辑电路的实验也应不断得到更新、完善和开拓。除了对常规的TTL逻辑器件（如逻辑门、触发器等中小规模集成电路）进行实验外，也要学会可编程器件PLD（如CPLD、FPGA等大规模集成电路）的使用，借助计算机辅助设计软件来进行数

2、字电路设计和功能仿真。这种硬件软化的实验方法具有容易设计、容易修改和容易实现等优点，可有效地提高实验效率，正在逐步地取代前一种纯硬件联接逻辑的实验方法，成为数字逻辑电路实验的重要内容。考核方式实验课的考核方式：根据学生实验报告和实验完成情况给出实验成绩。实验课考核成绩采用百分制记分，实验课成绩占课程总成绩的20%。目录实验一、译码器3实验二、译码器的应用(一位全加器)5实验三、优先编码器7实验四、BCD码转换成余3码9实验五、四路数据选择器12实验六、四位多功能寄存器14实验七、110101代码发生器16实验八、节拍电位发生器19实验九、多谐振荡器21实验十、四位全加器23实验十一、七段LED

3、译码器25实验十二、四位二进制/十进制计数器27实验十三、八位左移寄存器29实验十四、先进后出堆栈31附录1、MDL多功能数字逻辑实验仪介绍34附录2、可编程逻辑器件ispLSI1016简介37附录3、ispDesignEXPERT 8.3操作指南38附录4、MAX+plus 10.0操作指南57实验一、译码器一、实验目的验证3-8译码器的功能。通过实验，学会使用FD-MDL多功能数字路逻辑实验仪；学会对集成电路芯片引脚的辨认，学会使用集成电路芯片。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS138集成电路一块。三、实验原理74LS138引脚图74LS138的C B A 三

4、个输入变量，有23种不同状态，每种状态（即输入值）的译码输出分别用Y0Y7表示它们。任何时刻，Y0Y7中只有一个信号有效（低电平有效），为“0”，其余无效，为“1”。注意：3-8译码器工作时，按照其功能表，G1引脚应该接“1”（高电平），G2A和G2B引脚应该接“0”（低电平）。四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号4。(2)KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS2、LS1、LS0、LR7LR0、LE7LE0的变化，并填入实验记录表。(3)若某一拍时，LE7LE0与LR7LR0状态不同，则应停下来及时检查

5、线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“三-八译码器”，此时应自动重复显示节拍1至节拍8的实验现象。五、实验结果节拍输入信号实验结果LS2 CLS1 BLS0 ALE7 Y7LE6 Y6LE5 Y5LE4 Y4LE3 Y3LE2 Y2LE1 Y1LE0 Y010002001301040115100610171108111实验二、译码器的应用(一位全加器)一、 实验目的用74LS138和74LS20设计实现一个一位全加器。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS138、74LS20集成电路各一块。三、实验原理图中的“进位入”Ci

6、-1指的是低位的进位输出，“进位出”Ci是本位的进位输出。一位全加器真值表及集成电路引脚如下：四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号2。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS2、LS1、LS0、LR1、LR0、LE1、LE0的变化，并填入表中。(3)若某一拍时，LE1、LE0与LR1、LR0的显示不同，则应停下来并检查实验线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“全加器”，此时应自动重复显示节拍1至节拍8的实验现象。五、实验结果节拍输入信号正确结果实验结果

7、LS2 Ci-1LS1 BiLS0 AiLR1 SiLR0 CiLE1 SiLE0 Ci100000200110301010401101510010610101711001811111六、实验线路图实验三、优先编码器一、 实验目的验证优先编码器74LS148的功能。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS138、74LS148、74LS04集成电路各一块。三、实验原理把二进制数经过译码器74LS138进行译码，然后把译码器的输出再作为编码器74LS148的输入，使编码器的输出与二进制数一致。X1X0译码器优先编码器X0X1级联入EI输入7 6 5 4 3 2 1 0输出

8、A2 A1 A0级联出EO GS1X X X X X X X X1 1 11 10000000001 1 1 1 1 1 1 01 1 1 1 1 1 0 X1 1 1 1 1 0 X X1 1 1 1 0 X X X1 1 1 0 X X X X1 1 0 X X X X X1 0 X X X X X X0 X X X X X X X1 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 01 01 01 01 01 01 01 01 01 1 1 1 1 1 1 11 1 10 1 74LS148功能表1 2 3 4 5 6 7 8Vcc EO GS 3 2 1 0

9、A074LS1484 5 6 7 EI A2 A1 GND16 15 14 13 12 11 10 9译码器编码器X1 X0 Y3 Y2 Y1 Y0 X1 X0S1 S0 E5 E4 E3 E2 E1 E0MDLLS1 LS0 LR5LR0 LE5LE0四、实验内容1 与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号6。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS1、LS0、LR5LR0、LE5LE0的变化，并填入表中。(3)若某一拍时，LE5LE0与LR5LR0的显示不同，则应停下来并检查实验线路。(4)单拍运行全部正确后，

10、将KC2置于“运行”，KC1置于“连续”，此时应自动重复显示节拍1至节拍4的实验现象。五、实验结果节拍输入信号正确结果实验结果LS1 LS0X1 X0LR5LR2Y3 Y0LR1 LR0X1 X0LE5 LE2Y3 Y0 LE1 LE0X1 X01234 0 0 0 1 1 0 1 10 0 0 10 0 1 00 1 0 01 0 0 00 00 11 01 1六、实验线路图实验四、BCD码转换成余3码一、 实验目的首先了解四位全加器74LS83的功能，然后用74LS83设计实现BCD码转换成余3码的电路。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。2 74LS83集成电路一块。三

11、、实验原理根据四位全加器74LS83的功能，以及BCD码和余3码的定义，实现BCD码转换成余3码。十进制BCD码B3B2B1B0余三码E3E2E1E0000000011100010100200100101300110110401000111501011000601101001701111010810001011910011100四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号11。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS4LS0，LR4LR0，LE4LE0的变化，并填写在表中。(3)若某一拍时，LE4LE0与

12、LR4LR0状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“BCD码余三码转换器”，此时应自动重复显示节拍1到节拍10的实验现象。五、实验结果节拍十进制输入信号正确结果实验结果LS3 LS2 LS1 LS0B3 B2 B1 B0LR3 LR2 LR1 LR0S3 S2 S1 S0LE3 LE2 LE1 LE0S3 S3 S1 S0100 0 0 00 0 1 1210 0 0 10 1 0 0320 0 1 00 1 0 1430 0 1 10 1 1 0540 1 0 00 1 1 1650 1 0 11 0 0 0760 1

13、1 01 0 0 1870 1 1 11 0 1 0981 0 0 01 0 1 11091 0 0 11 1 0 0六、实验线路图实验五、四路数据选择器一、 实验目的验证四路数据选择器的功能。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS153集成电路一块。三、实验原理真值表选通选择输出GBAY1XX0000Y=D0001Y=D1010Y=D2011Y=D3四、实验内容1 与FD-MDL的连接2 实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号14。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS6LS0和LR0，LE0的变化，并填

14、入表中。(3)若某一拍时，LE0与LR0的显示不同，则应停下来并检查实验线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“数据选择器”，此时应自动重复显示节拍1至节拍8的实验现象。五、实验结果节拍输入信号正确结果实验结果LS6 LS5 LS4G B ALS3 LS2 LS1 LS0D3 D2 D1 D0LR0YLE0Y123456780 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 10 0 0 11 1 1 00 0 1 01 1 0 10 1 0 01 0 1 11 0 0 00 1 1 110101010实验六、四位多功能寄存

15、器一、 实验目的理解和掌握四位多功能寄存器74LS194的功能。通过实验，掌握时序电路与组合电路的区别以及寄存器的特点。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS194、74LS04集成电路各一块。三、实验原理74LS194是四位移位寄存器，功能如下所示。四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号20。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS7LS0，LR3LR0，LE3LE0的变化，并填写在表中。(3)若某一拍时，LE3LE0与LR3LR0状态不同，则应停下来及时检查线路。(4)

16、单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“四位多功能寄存器”，此时应自动重复显示节拍1至节拍18的实验现象。五、实验结果节拍功能输入信号正确结果实验结果LS7 LS6 LS5 LS4 LS3 LS2 LS1 LS0C1 C0 L R D C B ALR3 LR2 LR1 LR0QD QC QB QALE3 LE2 LE1 LE0QD QC QB QA01置全0置全10 0 0 0 0 0 0 00 0 0 0 1 1 1 10 0 0 01 1 1 123456789右移移入00 1 0 0 0 0 0 00 1 1 10 0 1 10 0 0 10 0 0 0移

17、入10 1 0 1 0 0 0 01 0 0 01 1 0 01 1 1 01 1 1 11011121314151617左移移入01 0 0 0 0 0 0 01 1 1 01 1 0 01 0 0 00 0 0 0移入11 0 1 0 0 0 0 00 0 0 10 0 1 10 1 1 11 1 1 118保持1 1 0 0 0 0 0 01 1 1 1实验七、110101代码发生器一、实验目的了解D触发器的特点，用D触发器和门电路设计一个110101代码发生器。通过实验，掌握时序电路的设计方法，学会代码发生器的设计。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS175

18、、74LS32、74LS08、74LS00集成电路各一块。三、实验原理110101代码产生器的状态表如下：现态次态输出Q3Q2Q1Q3Q2Q1Z000001100101110110100010110111010001000001四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号25。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS0，LR3LR0，LE3LE0的变化，并填写在表中。(3)若某一拍时，LE3LE0与LR3LR0状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连

19、续”，连续运行“110101代码发生器”，此时应自动重复显示节拍1到节拍6的实验现象。五、实验结果节拍输入信号正确结果实验结果LS0CLRLR3 LR2 LR1Q3 Q2 Q1LR0ZLE3 LE2 LE1Q3 Q2 Q1LE0Z012345601111110 0 00 0 10 1 10 1 01 1 01 0 00 0 00101011六、实验线路图实验八、节拍电位发生器一、实验目的用计数器、译码器和门电路，设计节拍电位发生器，使之能循环产生W1W4四个节拍电位。通过实验，巩固时序电路的设计方法，学会节拍电位发生器的设计。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。274LS16

20、3、74LS138、74LS04集成电路各一块。三、实验原理用计数器、译码器和门电路，设计节拍电位发生器，使之能循环产生W1W4四个节拍电位。四、实验内容1与FD-MDL的连接2实验步骤(1)置KC2于“停止”，置KC0于“序号”，选实验序号24。(2)置KC2于“运行”，置KC1于“单拍”，然后单拍运行，观察指示灯LS0，LR3LR0，LE3LE0的变化，并填写在表中。(3)若某一拍时，LE3LE0与LR3LR0状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行，此时应自动重复显示节拍1到节拍4的实验现象。五、实验结果节拍输入信号正

21、确结果实验结果LS0CLRLR3 LR2 LR1 LR0W4 W3 W2 W1LE3 LE2 LE1 LE0W4 W3 W2 W101234011110 0 0 10 0 1 00 1 0 01 0 0 00 0 0 1六、实验线路图实验九、多谐振荡器一、实验目的用74LS04及电阻、电容构成RC环行振荡器；用5G555及电阻、电容构成多谐振荡器。通过实验，掌握环行振荡器和多谐振荡器的原理及设计方法，学会示波器的使用。二、实验器材设备1 FD-MDL多功能数字路逻辑实验仪。2 示波器一台。374LS04、5G555集成电路各一块；电阻、电容、三极管。三、实验原理12四、实验内容1按图连接构成环

22、形振荡器。(1)R取180、R*取100、C取820pF。用示波器观察各点波形并记录下来，并且算出震荡频率。(2)R取560、R*取100、C取3F。用示波器观察各点波形并记录下来，并且算出震荡频率。(3)用10K电位器替代R，R*用一级射极跟随器替代，调节R，观察波形，算出频率范围。2按图连接构成多谐振荡器。R1取56K、R2取1K、C取0.01uf。用示波器观察Vout、Vc波形并记录下来，并且算出震荡频率。五、实验结果实验十、四位全加器一、实验目的用Verilog HDL硬件描述语言设计四位全加器，在CPLD芯片中实现四位全加器。通过实验，掌握EDA软件ispDesignEXPERT的使

23、用，掌握用Verilog HDL硬件描述语言设计逻辑电路的方法。掌握CPLD的使用。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理用Verilog HDL硬件描述语言在CPLD芯片中实现四位全加器。求两个四位二进制数的全加和。A3A0、B3B0分别为加数和被加数，SUM0SUM3为和，Cout为进位输出。四、实验内容1 与FD-MDL的连接A0K032A1K125A2K226A3K

24、327B0K428B1K5229B2K630B3K731SUM06E0SUM17E1SUM28E2SUM39E30Cout44E4IspLSI10162实验步骤用Verilog HDL硬件描述语言设计四位全加器，在微机上的ispDesignEXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现四位全加器。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码六、实验结果实验十一、七段LED译码器一、实验目的用Verilog HDL硬件描述语言设计七段LED译码器，在CPLD芯片中实现七段L

25、ED译码器。通过实验，巩固EDA软件ispDesignEXPERT的使用。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理用Verilog HDL硬件描述语言在CPLD芯片中实现七段LED译码器。D3D0为输入代码（00001111），输出ah为共阴极LED七段显示器的字形码。四、实验内容1与FD-MDL的连接D0K032D1K125D2K226D3K327a6E0b7E1c8E2d

26、9E30e44E4IspLSI1016f3E5g4E6h5E72实验步骤用Verilog HDL硬件描述语言设计七段LED译码器，在微机上的ispDesign EXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现七段LED译码器。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码六、实验结果实验十二、四位二进制/十进制计数器一、实验目的用Verilog HDL硬件描述语言设计有异步清“0”功能的四位二进制/十进制计数器，并在CPLD芯片中实现。二、实验器材设备1FD-MDL多功能数字

27、路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理用Verilog HDL硬件描述语言在CPLD芯片中实现有异步清“0”功能的四位二进制/十进制计数器。CLK为时钟脉冲，CLR为清0端，OUT0OUT3计数值输出，Cout为进位输出。四、实验内容1 与FD-MDL的连接2实验步骤用Verilog HDL硬件描述语言设计有异步清“0”功能的四位二进制/十进制计数器，在微机上的isp Design EXPERT软件环境中对设计进

28、行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现四位二进制/十进制计数器。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码六、实验结果实验十三、八位左移寄存器一、实验目的用Verilog HDL硬件描述语言设计八位左移寄存器，在CPLD芯片中实现八位左移寄存器。二、实验器材设备1FD-MDL多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理用Verilog HDL硬件描述语言在CPLD芯片中实现八位左移寄