集成电路设计的CAD系统的讲解(ppt 103页).ppt

1、第六章集成电路设计的计算机辅助设计系统，ICCAD系统概述，ICCAD系统的发展第一代：20世纪60年代末：版图编辑与校核第二代；20世纪80年代初：原理图输入、逻辑模拟向下第三代：从RTL水平输入向下，包括行为模拟、行为综合、逻辑综合等流行的CAD系统：Cadence、Mentor Graphics、ICCAD系统的理想功能如Viewlogic、Compass、Panda等。是实现完全自动化设计和设计各种电路。ICCAD系统设计信息输入的实际功能：语言输入编辑工具图形输入工具高级描述：VHDL功能图输入、逻辑图/电路图输入编辑、版图输入编辑设计实现：合成器设计验证：验证系统/电路满足功能/性

2、能要求和设计规则要求。模拟器执行模拟(模拟)分析。检查设计规则。什么是模拟？对于设计输入，抽象模型，施加外部激励，观察输入并做出判断。整个设计过程是从高层抽象描述逐步向下综合、验证和实现到底层物理描述，即掩模布局。每个设计阶段都是相互关联的。例如，寄存器传输级描述是逻辑综合的输入，逻辑综合的输出可以是逻辑模拟和自动布局设计的输入，布局设计的结果是布局验证的输入。ICCAD系统涉及集成电路设计的各个环节，包括系统功能设计、逻辑电路设计和版图设计等。主要内容，系统描述与仿真集成逻辑电路仿真时序分析版图设计计算机辅助设计工具计算机辅助测试技术器件仿真与工艺仿真，系统描述与仿真：VHDL语言与仿真，V

3、HDL语言背景硬件描述语言广义上讲，用于描述电子实体的语言：逻辑图，电路图，大规模电路的出现，逻辑图，布尔方程都不适用，有必要在更高的层次上描述系统，有许多HDL语言，并且为了信息交换和维护的方便，还有工业标准。一般来说，它指的是描述硬件HDL语言特性的高级设计阶段，以及抽象地描述行为。结构化语言可以描述电子实体的结构。可以模拟多级混合描述，可以集成能够提供VHDL模拟器的公司：大型EDA公司如Cadence、Mentor Graphics、Viewlogic、Synopsys，以及专业公司如CLSI、Model-Technology、Vantage、Verilog、VHDL语言，基本概念：描

4、述硬件电路，可以抽象地表达电路行为和结构的动作(完成什么功能以及如何组成):对于集成电路设计，支持从系统级到门级和器件级的电路描述。 并且在不同的设计层次上具有仿真验证机制，可以作为集成软件的输入语言，支持电路描述从高层到低层的转换，建模机制，仿真算法，仿真环境，建模机制，基本结构行为描述结构描述，在VHDL语言中建模机制的基本结构，硬件单元在VHDL中被视为设计实体。 实体描述：实体命名，实体与外部环境之间的接口描述，不涉及其内部行为和结构实体功能。在结构中实现结构：实体的输入输出关系，实体的结构和行为描述可以对应一个实体描述。可以有多种结构和不同的实现方案。功能描述：行为描述数据流描述结构

5、描述混合描述，半加法器架构行为是行为描述：描述外部行为开始进程总和=甲乙；一氧化碳=甲和乙；侍候甲、乙；结束流程；结束行为；半地址数据流描述的体系结构行为不涉及具体的结构。一氧化碳=甲和乙；结束行为；半加法器体系结构行为的外观描述是元件xor元件(不同于实体)端口(1:在STD _ logic中，i23360在STD _ logic中，o13360在STD _ logic中)；终端组件；元件AND2端口(标准逻辑I1:标准逻辑I2:输出标准逻辑O1:终端组件；开始“异或”端口映射；组件引用，生成实例(标签：组件名称端口映射)U2:和2端口映射(A，B，CO)；结束行为；VHDL语言建模机制的行

6、为描述，电子实体中的行为：反映信号变化、组合和传播行为的特征是信号的延迟和并行性。在VHDL语言中，描述行为的基本单位是过程，过程由过程语句描述。进程是并行的，进程在内部按顺序执行。流程语句本身由一系列顺序语句组成，这些语句在流程被激活的同时发生。信号：进程和数据路径之间的通信。信号的状态可能会影响与信号相关的进程的状态信号分配：模拟周期：在时间t，在一个模拟周期内对信号进行评估，从一些信号更新开始，几个进程被激活到进程被挂起，并且在延迟td之后更新该值，TD是信号延迟，也称为DELTA延迟。在同一模拟时间，t，t td，t 2td，进程并行性：每个进程仅在满足特定条件的特定时间被激活，并且可

7、以同时激活多个进程。对于串行机器，模拟时钟每次都停止，直到每次都处理完所有激活的进程。延迟描述：反映时序并建立准确的电路硬件模型。什么是延迟？传输延迟惯性延迟：输入信号将在指定的延迟时间内保持不变，元件的输出端将做出响应。进程是行为的基本单元信号，它被用作系统进程之间的数据路径，并且每个进程并行执行。用VHDL语言对建模机制的结构描述：几个组件通过信号线相互连接形成一个实体组件：对一个元素(实例)的调用一个结构通过几个实例相互连接。元素：一个实体的特定结构，只有外观描述(元素描述语句)，一个元素描述，代表一种元素类型，它是一个符号组件调用：组件实例化语句：结构描述中的信号：连接实例，传值实例输

8、出值的变化将影响其他实例。以该信号为输入的组件实例化语句可以是并行的，半加法器体系结构行为的外观描述是组件异或组件(代表符号，不像实体)端口(标准逻辑中的i1:标准逻辑中的i2:标准逻辑中的o13360终端组件；元件AND2端口(标准逻辑I1:标准逻辑I2:输出标准逻辑O1:终端组件；开始“异或”端口映射；组件引用，生成实例(标签：组件名称端口映射)U2:和2端口映射(A，B，CO)；结束行为；组件配置组件实例化语句生成引用组件而不是实体的实例。实体结构中的实例应该对应于实际的实体设计。配置组件并指出用于：的实体和结构使用实体。(结构名称)实例引用的组件对应于指定库中的实体和结构。全加器的结构

9、视图是部件半加器端口(在标准逻辑中为in1，in2 :求和，进位：输出标准_逻辑)；终端组件；元件或门端口(in1，in2 : IN Std _ logic求和，进位：输出标准_逻辑)；终端组件；信号a、b、c : Std _ logic解释用于连接组件的内部信号begin u1:半加法器端口映射(x，y，b，a)；u2:半加法器端口映射(c_in，b，sum，c)；u3: or_gate PORT MAP (c，a，c _ out)；结束结构视图；全加器的配置部分是用于结构视图对于u1，u2 :半加器使用实体工作半加器(行为)；结束于；对于u3 :或_门，使用实体工程或_门(arch1)；结

10、束于；结束于；端部；实体全加器(FULL_ADDER)的分配采用结构视图作为实体全加器的结构，其中两个实例化元素u1和u2采用实体半加器，结构行为来自工作库，结构u3采用实体或门，结构arch1来自工作库。VHDL语言的仿真算法，面向事件的仿真算法：活动信号同时占所有信号的15%。为了提高效率，只计算有事件的信号，不计算没有事件的信号。什么是事件？信号逻辑值变化时的动态全局事件表：记录信号事件和时间事件，可以更新。信号事件：信号驱动产生的事件；时间事件：进程因等待时间条件而挂起的事件激活进程：进程与电路中某个变化信号相关，对应的信号称为敏感信号。可以通过敏感信号、等待时间和激活条件来激活进程。

11、用户：语言输入，模拟器模拟，综合，概念：从高级设计到低级设计的转换过程是一个自动设计过程，专家系统分类：系统级综合，高级综合，RTL级综合，行为综合(软件：Synopsys，Ambit)，逻辑综合，物理综合(逻辑图或电路图到布局，严格地说，它应该由同一级别驱动)，高级综合，设计的算法级描述转换为RTL级描述核心：ALLOCATION和SCHEDURATION ALLOCATION:在给定的性能，面积/功耗条件下，确定硬件资源：执行，并生成数据信道调度；根据控制流程图和调度过程中产生的状态信息确定这些结构的运行顺序，利用传统的RTL/逻辑综合技术综合控制器的目标：找到成本最低的硬件结构，使性能达

12、到最佳。合成过程：输入行为描述编译中间数据结构。数据流合成子系统、控制流合成子系统、数据通道和控制部分(RTL级网表)模拟验证RTL两级流程映射流程相关结构逻辑图自动生成逻辑图模拟验证。该集成系统由编译器、模拟器、数据流集成子系统、控制流集成子系统和过程映射系统逻辑图自动生成系统组成。过程映射：独立于过程、目标过程和一组设计约束的结构描述是已知的，在满足设计约束的条件下，在物理域中实现了相同层次的结构描述。(不要丢失结构信息，增加过程数据)算法级不适用，RTL级(宏单元)、逻辑级(标准单元或门阵列单元、现场可编程门阵列、可编程逻辑器件等)。)，综合中的优化问题(黑盒):资源共享，连接优化，时钟

13、分配和其他优化目标：面积，速度，功耗，可测试性，逻辑综合，概念：输出：逻辑网表或逻辑图，综合过程：1。设计描述2。设计汇编3。逻辑简化和优化：完成逻辑结构的生成和优化，以满足系统逻辑功能的要求。4.利用给定的逻辑单元库来映射进程，配置生成的逻辑网络的组件，然后估计速度、面积和功耗，并优化逻辑结构的性能。5.获取逻辑网络表，并在综合(黑盒)中优化问题：优化目标：面积、速度、功耗、可测性可集成输入描述：VHDL、Verilog、hardware、逻辑仿真，逻辑仿真的基本概念：将逻辑设计输入计算机，用软件方法形成硬件模型，给出输入波形，用该模型计算每个节点和输出端子的波形， 判断是否正确的主要功能：

14、验证逻辑功能和时序的正确性分类：根据模拟逻辑单元的大小注册传输级模拟：整体运算正确性功能块级模拟：加法器、计数器、存储器和其他门级模拟：基本逻辑单元：门和触发器等开关级模拟：晶体管：后模拟主要介绍功能块级和门级的逻辑模拟。 几个概念是什么？输入和输出之间的逻辑关系，不管与时间的关系如何。什么是时间序列？考虑到与时间的关系，投入和产出之间是有关系的。组合逻辑和时序逻辑：输出只同时取决于每个输入状态的组合，与前一状态无关。特点：输入和输出之间没有反馈路径；电路中没有存储单元的时序逻辑电路：输出与输入状态有关，也与系统的原始状态有关。特点：在输入和输出之间有一个反馈路径；电路中有存储单元，逻辑模拟(

15、续)，设计输入方法：逻辑合成的结果；原理图输入；逻辑描述语言的主要功能：验证逻辑功能的正确性，第一步延迟模拟：定时正确性，预先检查是否有尖峰或第二步：从门的输入到输出有延迟，不同门的延迟不同，不同路径上的延迟不同，以及导致电路错误的输出示例：两条路径到达的时间不同：竞争；输出干扰脉冲：冒险的主要环节：逻辑仿真模型、设计输入、仿真算法、逻辑仿真模型、组件延迟模型和信号模型组件延迟模型：检查时序关系，反映竞争和冒险现象；被叫门单元已经包含不同的延迟模型信息：零延迟：检查逻辑关系的正确性，组合逻辑和同步时序单元延迟：为逻辑关系的正确性指定延迟：为不同的组件或不同的组件类型指定不同的延迟；指定上升和下降时间；峰值分析最大-最小延迟：分析竞争惯性延迟：抑制峰值连接延迟：增加门延迟