第5章 存储系统和结构.ppt

1、1,第5章存储系统和结构,2,5.1 存储系统的组成,一、存储器分类,按在计算机系统中作用分： Cache：位于主存与CPU之间，用于存放正在执行的程序段和数据； 主存储器； 辅助存储器； 按存取方式分： 随机存取存储器 顺序存取存储器 直接存取存储器,3,按存储介质分： 半导体存储器； 磁表面存储器； 光介质存储器； 按存储器的读写功能分： ROM RAM 按信息的可保存性分： 易失性存储器 非易失性存储器,4,二、存储系统层次结构,存储器层次结构图,M1到Mn，存储容量越来越大，速度越来越慢，价格越来越低,5,两种常见的存储层次 Cache主存存储系统 针对主存速度不足而提出,6,虚拟存储

2、系统 主要解决主存容量不足问题,7,5.2 主存储器的组织,一、主存储器的基本结构,主存通常由存储体、地址译码驱动电路、I/O和读写电路组成； 主存储器的基本组成示意图：,8,MFC是存储器操作完成信号，当一个存取操作完成后，时序控制电路应给出该信号,9,二、主存储器的主要技术指标,存储容量 指整个主存储器所能存放的二进制信息的总位数，可定义为：SwW*L W为存储字数，L为存储字长 存取速度 存取时间Ta，是指从启动一次存储器操作到完成该操作所经历的时间； 存取周期Tm，是指连续两次访问存储器之间所需的最短时间，TmTa 带宽Bm，指每秒钟从主存进出信息的最大数量，b/s。 可靠性 规定时间

3、内存储器无故障读写的概率 功耗,10,5.3 半导体随机存储器和只读存储器,一、RAM记忆单元(存储元)电路,通常将存放一个二进制位的物理器件称为存储元； RAM存储元有MOS和双极型电路两种实现，广泛使用的是MOS型； RAM分为静态RAM和动态RAM两种： SRAM只要电源有电，它总能保持两个稳定的状态中的一个状态； DRAM除要电源有电外，还必须动态地刷新，否则信息会丢失。,11,1、六管SRAM存储元电路,MOS电路是一种由金属(M)、氧化层(O)和半导体(S)组成的“场效应管”。当W为高电位时导通，R点与Vcc同电位。,T1，T2组成双稳态的触发器，T3，T4作为阻抗，T5，T6作为

4、记忆单元的选中开关(读写控制门)。当存储元未被选中(字线保持低电平)时，T5，T6管截止，触发器与位线隔开，保持的原状态不变。当字线加上高电平时，T5，T6管导通，该存储元被选中，可进行读/写操作,字线,12,写过程：字线高电平，读写控制门打开。 写“1”时，位线b上送高电平，使T2导通，位线b上送低电平，使T1截止。,高电平,T1，T2组成双稳态的触发器， T1截止T2导通代表“1”， T1导通T2截止代表“0”,13,写“0”时，位线b上加低电平，位线b上送高电平，使T2截止、T1导通。,低电平,高电平,关,开,开,开,开,开,高电平,14,读过程：字线选中，位线b和b分别与A点和B点相通

5、。 若存储元原存“1”，A点(即位线b)为高电平(读1)；,高电平,高电平,开,关,开,开,开,开,低电平,15,若原存“0”，B点(即位线b)为高电平。,低电平,高电平,关,开,开,开,开,开,高电平,16,2、四管DRAM记忆单元电路,将6管SRAM存储元电路中T5、T6去掉，便形成4管DRAM存储元电路。 保持状态时没有外加电源Vcc供电，T1、T2管不再构成双稳态触发器 动态MOS存储元依靠MOS电路中的栅极电容C1、C2来存储信息的。,17,4管DRAM记忆单元电路,CD,18,写操作 字选择线高电平，在位线上加相反的电平，所存信息送至A、B端，进而将信息存储在T1和T2栅极电容上

6、写1时位线b加高电平，位线b加低电平 写0时位线b加低电平，位线b加高电平 读操作 给预充信号，T7、T8导通，Vcc向位线b及b上电容充电 字、位选择线高电平， T3、T4、T9、T10导通 若存储的是1，则电容C2上有电荷，T2导通，T1截止，CD上电荷通过T2泄露，位线b0， CD上电荷通过A点向C2补充，位线b1； 读出过程也是刷新的过程。,19,刷新操作 使用T1、T2栅极电容存储电荷，电荷存在泄露，而又不存在类似SRAM中的电源经负载不断补充，时间一长，信息会丢失 预充高电平，T7、T8导通，CD、CD充电； 字线高电平 CD、CD上电荷对相应的栅极电容补充电荷,20,3、单管DR

7、AM记忆单元,单管动态记忆单元由一个MOS管T1和一个存储电容C构成，电容有电荷表示1，否则表示0； 单管DRAM存储元功耗更小、集成度更高；,21,写操作 字线高电平 写1时位线置高电平； 写0时位线置低电平，C上电荷经位线泄露 读操作 字线高电平 若原存放的是1，C上电荷经过T1在位线上产生读电流 若原存放的是0，位线上不产生读电流 读取结束后，C上电荷泄放完毕，破坏性读取，需重写(再生) 电容C上电荷保存时间短，需定时刷新,22,刷新间隔 根据栅极电容放电速度决定，一般选定的最大刷新间隔为2ms或4ms，在该刷新间隔内要将全部存储体刷新一遍； 刷新方式 集中式刷新 分散式刷新 异步式刷新

8、,二、动态RAM的刷新,23,1、集中式刷新,在允许的最大刷新间隔内，按照存储芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。 刷新时间=存储矩阵行数刷新周期 刷新周期存取周期； 存在不能读写的死区,24,例1：某DRAM芯片具有1024个存储元，排列成3232的存储阵列，芯片刷新按行进行，且每刷新一行占用一个存取周期(0.5us)，最大刷新间隔去2ms，画出集中刷新方式的刷新间隔时间分配图。 解：周期数2ms/0.5us=4000 存储阵列共32行，需要32个刷新周期，集中安排在4000个周期的最后32个，如下图所示：,25,2、分散刷新方式,将存取周期和刷新周期放在一起构成系统存

9、取周期，系统周期前一部分时间进行读写或保持，后一部分时间进行刷新操作 一个系统存取周期内刷新存储阵列中的一行； 这种刷新方式刷新过于频繁，未充分利用最大刷新间隔； 例2：对例1改用分散刷新方式，画出最大刷新间隔时间分配图,26,3、异步刷新方式,相邻两行刷新间隔=最大刷新间隔行数； 充分利用最大刷新间隔，大大缩短死区时间； 例3：对例1改用异步刷新方式，画出最大刷新间隔时间分配图 解：相邻两行刷新时间间隔=2ms32=62.5s，相邻行刷新间隔内可分配124个存取周期和1个刷新周期,27,1、RAM芯片 RAM芯片通过地址线、数据线和控制线与外部连接； 地址线是单向输入的，其数目与芯片容量有关

10、 容量为10244时，地址线10根；容量为64K1时，地址线16根 数据线双向，数目与数据位数有关 10244的芯片，数据线4根；64K1的芯片，数据线1根 控制线主要有读写控制线和片选线两种 DRAM芯片为了减少引脚数量，地址复用，将行地址和列地址分别送入芯片 行地址由RAS送入芯片，列地址由CAS送入 每增加一条地址线，容量扩大4倍,三、RAM芯片分析,28,例4：某存储芯片引脚图如下图所示，请回答： (1)该芯片的类型(RAM?ROM)，芯片容量多大？ (2)若地址线增加1位，芯片容量变为多大？ (3)芯片是否需要刷新？,解： (1)芯片有Din引脚，且有CAS和RAS引脚，采用地址复用

11、，所以为DRAM芯片；共有8个地址引脚，因此容量为28*21位，即64K1位。 (2)若地址线增加1位，芯片容量扩大四倍，即为256K1位 (3)芯片需要刷新,29,RAM芯片的地址译码电路能把地址线送来的地址信号翻译成对应存储单元的选择信号； 地址译码方式 单译码法 双译码法 采用单译码方式的存储器是字结构的，称为字结构式RAM,2、RAM芯片地址译码方式,30,(1)单译码方式RAM(32字8位芯片为例),31,图中共258=256个存储元，排列成32个字，每个字长8位。 有5条地址线，经过译码产生32条字线w0w31。 某一字线被选中时，同一行中的各位b0b7就都被选中，由读写电路对各位

12、实施读出或写入操作。 优点：结构简单； 缺点：当字数大大超过位数时，存储体会形成纵向很长而横向很窄的不合理结构，这种方式只适用于容量不大的存储器。,32,具体做法：将K位地址线分成接近相等的两段，一段用于水平方向作X地址线供X地址译码器译码；一段用于垂直方向作Y地址线供Y地址译码器译码。X和Y两个方向的选择线在存储体内部的每个存储元上交叉，以选择相应的存储元。 图示 4K1位芯片为例，共12根地址线,(2)双译码方式(重合法),33,34,双译码方式存储芯片 位结构(容量为M1位) 字段结构(容量为Mb位) 对于位结构的存储芯片，可用b片M1的存储芯片并列连接起来(在Z方向上重叠b个芯片)组成

13、一个M字b位的存储器。 对于字段结构的双译码方式存储芯片，一根行选择线选择s个b位长的字，一根列选择线选择b位数据 Kxlog2M/s Kylog2s,35,例：某芯片容量为1K4位，方阵排列存储阵列，双译码方式，试求X、Y方向地址线的条数 解： 1K4位芯片需要4096个存储元形成64 64方阵 则 s64/4=16 行选择线为M/s1K/1626 X方向地址为6根 一根列选择线选择b位存储元，共需s根即16根列选择线，即Y方向地址线为4根。,36,ROM最大的特点是具有非易失性 ROM分类 掩膜式ROM(MROM)，其内容由半导体制造厂按用户提出的要求在芯片的生产过程中直接写入的，写入之后

14、任何人都无法改变其内容； 一次可编程ROM(PROM)， 允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变 PROM出厂时，所有存储元均制成“0” 或“1”，用户根据需要自行将其中某些存储元改为“1”或改为“0” 熔丝烧断型和PN结击穿型,四、半导体只读存储器（ROM）,37,38,存0，则烧断熔丝；存1，熔丝不断。 只能实现一次编程,39,可擦除可编程ROM（EPROM） EPROM出厂时，存储内容为全“1”，用户根据需要将其中某些存储元改为“0” 当需要更新存储内容时可以将原存储内容擦除（恢复全“1”），可再写入新的内容 EPROM分为 紫外线擦除（UVEPR

15、OM） 电擦除（EEPROM） 闪速存储器 可在不加电的情况下长期保存信息，能在线快速擦除与重写，兼备EEPROM和RAM的优点,40,5.4主存储器的连接与控制,一、主存容量的扩展,根据存储器所要求的容量和选定的存储芯片的容量，可计算出总的芯片数： 总片数 将多片组合起来常采用位扩展法、字扩展法、字和位同时扩展法。,41,位扩展 仅在位数方向扩展（加大字长），芯片的字数和存储器的字数是一致的。 连接方式：将各存储芯片的地址线、片选线和读写线相应地并联起来，而将各芯片的数据线单独列出。 举例，用64K1位的SRAM芯片组成64K8位的存储器,42,CPU访问该存储器时发出的地址和控制信号同时传

16、给8个芯片，选中每个芯片的同一单元，相应单元的内容被同时读至数据总线的各位，或将数据总线上的内容分别同时写入相应单元。,43,字扩展 仅在字数方向扩展而位数不变； 连接方式：各存储芯片的地址线、数据线和读写线并联，由片选信号区分各芯片； 举例，用16K8位的SRAM芯片组成64K8位的存储器,44,在同一时间内4个芯片中只能有一个芯片被选中，A15A14 =00，选中第一片，A15A14 =01，选中第二片，,45,4个芯片的地址分配如下： 第一片 最低地址 0000 0000 0000 0000B 0000H 最高地址 0011 1111 1111 1111B 3FFFH 第二片 最低地址

17、0100 0000 0000 0000B 4000H 最高地址 0111 1111 1111 1111B 7FFFH 第三片 最低地址 1000 0000 0000 0000B 8000H 最高地址 1011 1111 1111 1111B BFFFH 第四片 最低地址 1100 0000 0000 0000B C000H 最高地址 1111 1111 1111 1111B FFFFH,46,字和位同时扩展 字数方向和位数方向同时扩展； 举例，用16K4位的SRAM芯片组成64K8位的存储器,47,48,1、主存和CPU之间的硬连接 3组连线：地址总线、数据总线、和控制总线 接口：MAR和MD

18、R是主存和CPU之间的接口。 MAR和MDR的作用： MAR接受来自程序计数器（PC）的指令地址或来自运算器的操作数地址，以确定要访问的单元； MDR是数据的缓冲部件 MAR和MDR从功能上看属于主存，在小微型机中常放在CPU内。,二、主存储器和CPU的连接,49,主存和CPU的硬连接,50,读操作过程： 地址MARAB CPU将地址信号送至地址总线 Read CPU发读命令； Wait for MFC 等待存储器工作完成信号； M(MAR)DBMDR 读出信息经数据总线送至CPU。 写操作过程： 地址MARAB CPU将地址信号送至地址总线 数据MDRDB CPU将要写入的数据送至数据 总线

19、 Write CPU发写命令； Wait for MFC 等待存储器工作完成信号。,51,5.5 并行存储系统,虽然存储器速度在不断提高，但始终跟不上CPU速度的提高，存储器速度成为限制系统速度的瓶颈，高速、大型计算机中普遍采用并行主存系统，在一个存取周期内并行读取多个字，从而解决CPU与主存之间的速度匹配问题,52,特点：多个并行存储器共有一套地址寄存器，按同一地址并行地访问各自的对应单元 假定CPU某次访问送出地址A，则n个存储器中的所有A单元同时被选中。若每个存储器字长为w位，则可同时访问nw位信息 适用于向量运算一类的特定环境，将一个包含n个标量操作数的向量按同一地址将各标量存放于各存

20、储器的同一地址,一、单体多字并行存储系统,53,单体多字并行存储系统,需设置足够长的MDR，每次读取的n个存储字首先保存在该MDR中，分几次通过数据总线取走,nW,54,多体交叉存储器中一般使用多个容量相同的存储模块（存储体） 各存储模块具有各自独立的MAR、I/O电路和MDR 存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字,二、多体交叉存取方式并行存储器,55,多体交叉访问存储器,用地址码低位字段经译码选择不同的存储体，从而保证连续的地址分布在相邻的不同存储体内,56,模4交叉编址,57,5.6 高速缓冲存储器,一、高速缓存工作原理,程序访问局部性原理：

21、 时间局部性 如果一个存储单元被访问，则可能该单元会很快被再次访问 空间局部性。 如果一个存储单元被访问，则该单元邻近的单元也可能很快被访问。 高速缓冲技术利用程序的局部性原理，把程序中正在使用的部分存放在高速的容量较小的Cache中，使CPU的访存操作大多数针对Cache进行，从而大大提高程序执行速度。,58,Cache的基本结构： Cache由控制和存储器两部分组成 Cache和主存都被分成若干个大小相等的块，每块由若干字节组成 Cache中内容是主存中最急需执行的若干块的副本 在cache中每一块外加一个标记，指明它是主存哪一块的副本，该标记的内容相当于主存中块的编号 命中与命中率：CP

22、U要访问的信息存储于cache中，命中次数比上访问次数称为命中率 未命中与未命中率：CPU要访问的信息不在cache中，未命中次数比上访问次数称为命中率,59,Cache的基本结构,60,主存,cache,61,Cache的读操作 若Cache命中，直接从Cache中读取； 若未命中，访问主存，并将该块信息从主存调入Cache，若Cache已满，则根据相应替换算法，用新调入块替换Cache中原来的某块信息； 命中判断：可将CPU访问的主存地址中的m位(或m位中的部分)与cache中标记比较，若存在匹配则命中，否则未命中,二、Cache的读写操作,62,Cache的写操作 若Cache命中 写直

23、达法：将数据同时写入cache和主存 写回法：仅将数据写入cache，本块信息需要替换出去时，若已被修改，写回主存，若未被修改，直接替换出cache 若未命中 不按写分配法：仅将信息写入主存 按写分配法：将信息写入主存，同时将该块从主存调入cache,63,概念：地址印象是指把主存地址空间印象到cache地址空间，也就是把存放在主存中的块按照某种规则装入cache 全相联映像 主存中任何一个块均可以映像装入到Cache中任何一个块 优点：灵活，块冲突率低、空间利用率高 不足：地址变换速度慢,三、地址映象,64,全相联映像,65,直接映像 主存中每一个块只能被放置到Cache中唯一的一个指定位置，若这个位置已有内容，则产生块冲突，原来的块将无条件地被替换出去 易实现，地址变换速度快，不涉及替换算法问题 Cache的块冲突概率高、空间利用率低 KI mod 2c,66,直接映像,若cache中仅有一块被占用，假定块1存放主存块9的副本，则主存块1要调入cache时产生块冲突，需要替换cache中