CMOS集成电路设计手册第3版数字电路篇1347664320191128003905(1)

1、电子与计并机工程领域获奖作品IEEE微电/系统经典图1$WILEY IEEECMOS集成电路设计手册（第3版数字电路篇）CMOS Circuit Design. Layout, and Sinmlaiion3rd Edition美R. JACOB BAKER著 朱万经张徐亮张雅丽译參人虽邮电出版社POSTS & TELECOM PRESSCMOS电路由设计到实现的经典指南i CMOS集成电路设讣菲册 if r 10/05 Circuit Design. layout, and Simulatio.足C1()S集成电路设汁的 权戚拆南hlCMOS的肚础知识以及楼拟/数了电路务棋块负翌而实用的内容

2、.例如播相环、d(Ha sigma感测电路、 養考电压/电流、运并放大器(op-amp)、效据转换器设讣等ClOS集成电路设ilT-IW已经见浙到第3版了.诃汕版极为畅常.在该版中仍保射了备受欢迎的川关实用怎为内容 同时该版还对肋胸版进行了改进，增加了 “数据转换為实现”和“反锻放人器”柄芯 毎氐附加了人M的延伸阅读俊料CMOS集成电路设计于册主夔特色如卜:深入讨论了模拟和数了品体管级的设计技术结合便用rCMOS的在线资源 it细讨论了赖HI环和延迟读郴坏、混合仃号电路、数据转换器以及电路喋册给出了实际工艺豔数、设计规则和版图实例给出上仃个设计实例、郴关讨论以及章后习题 IW/j

3、i仆“体鞋级设计中所需拧虑的并个方山i的嘤求:CMOS集成电路设讣手m 相关联的网站足CMOS 该网站捉供了许多i卜算机辅助设计(CAD)TH的 应用实例，这叫 口！包括Cndcncc、Electric. IISPICI LASI, LTspice. Spectre以及WinSpice 读者可以负编、 修改或仿制实例切外，讹肩习题的参占答案、中用图以及木给出解答的文中提问榔“J以在CI()Sc(lu.coin I:进行代询ccmos集成电路设讣r册 町作为电气和汁只1爪&业的人学牛和研究生的理想教科也对作为品体代级集成电 路设讣的新r或高级工稈帅的筌芳i:m$.同时也足电了制作爱

4、好斤不可或缺的权威丁册为方便读右更仃条理性、选择性地学习.任棗划该年作中文详本时，科学地将其分成了堆础篇、数7电路篇和 路篇3删出版3册图恬成休乂相互关联,不论读者集成电路(IC)设计水也高低,通过肿详细的推寻、深入的以及数以仃计的设讣、版帼和仿莫实例.祁能WCM0S集成电路设计所涉及的理论知识和“体实现方法CMOSCK)S mi mi WILEYCcM ol FS b* to*d wRp,通过该式得到的fp的值为刃刃儿 然 而.的值必须大于&n而小于VDD-V （确保能够理解这一点）。vout3 vout333扫描v图1.8改变反相器的尺寸会改变其转换点电压例4.4用SPICE模型，仿真得到

5、跨导比例久p分别为3、1和1/3时，长沟道工艺CMOS 反相器的转移曲线。解释反相器跨导 比例的变化对其转移特性的影响。仿真结果如图1.8所示。对于3种 情况的直流扫描，MOSFET的沟道 长度均为1。当pn/p=时，必=10, 炉p=30。当亍3时，化=10, 炉产10,依次类推。增强NMOS器件 的导电能力（增加NMOS器件的宽 度，会使心降低）将会使转换点电 压降低。减弱PMOS器件的导电能力 （增大Rp）将会降低7sp1.2开关特性通过分析与反相器相关的寄生电容以及寄生电阻，可以归纳总结出反相器的开关特 性。考虑图1.9中所示的反相器及其等效数字模型。尽管图中所示的模型中两个开关都是断

6、 开的，但在实际电路中会有一个开关是导通的，从而使得输出端接到VQD或者地。反相器 的有效输入电容为：(1.6)第1章反相器反相器的有效输出电容为:反相器的固有传输延迟时间为:tpLH = 0.7 - Rp2 Cout and Iphi = 0.7 Rn Cout(1.7)(1.8)VDD VDD VDD图1.9数字模型液征的CMOS反相器开关特性15例4.5估算并仿真图1.7所示反相器的固有传输延迟时间，并估算反相器的输入电 容值。根据基础篇表】0.2的数据以及式（1.6）式（1.8）,可得：tpHL = tpw = 0.7 - 3.4k （0.625 + 1.25） JF = 4.5 ps

7、仿真结果如图1.10所示。仿真得到的固有延迟时间比手工计算值要大得多（约20ps）。通过式（1.6）,可得反相器的输入电容值为：C” =多（0.625 + 1.25） JF=2.S/F增大PMOS器件的宽度会使其等效电阻与心相等，从而造成反相器输入电容增大这一负 面效应。 wout图口 0反相器的固有传输延迟时间驱动容性负载的反相器的固有传输延迟时间为:iPLH = 0.7 Rp2 - Clot = 0.7 Rp2 (Cow + Clcad)( l .9 )以及tpHL = 0-7 .R . Ctot = 0.7 . Ri .(Cow + Cioad)( l.io )其中，为反相器输出端的总电

8、容.即反相器的输出电容、互联线电容以及后级门电路的 输入电容之和。例4.6估算并仿真图1.11所示电路的传输延迟时间。采用50 nm CMOS工艺。由于负载电容比反相器的输出电容大得多，因此可将公式改写，得：tpLH = 0.7 Rp2 Cioi 0.7 Rp2 Cload =120p$以及tpHL = 0.7 R Ctot 0.7 Rn - Cioad = 20ps驱动5on负载的反相器的延迟时间20/10输入丁 50fF6仿真结果如图1.11所示。注意，数字电路中的MOSFET被视为电阻，将这些电阻与对应 的负载电容相乘便能计算得到延迟时间。1.11环形振荡器图1.12所示的电路是由奇数个

9、反相器构成的，带正反馈的闭合环路被称为环形振荡 器。假定电路中的反相器是一致的，则环形振荡器的振荡频率为： n - (tpHL + tpLH)(1.11)式中的n为环形振荡器中反相器的数目(奇数)。由于环形振荡器是自启动的，因此常 常将其添加到晶圆片的测试电路之中，用于评估某一特定工艺电路的速度。由于每个反相 器在单个振荡周期内会转换两次(从高到低以及从低到高)，因此，输出信号从高到低以 及从低到高的延迟时间之和被用于计算环形振荡器的振荡周期n-TLrLTL :图1.12 5级环形振荡器当所有反相器都一样时，每个反相器的输入或输出端的电容就是反相器输入电容与输 出电容之和，如图1.9所示，或写

10、作：其中，Cgp=CxWp（比例因子）2以及必S（比例因子）2。于是，延迟时间 可以通过下式来计算：tpHL + tput - 0-7 （/?+ Rp） - Cm（ 1.13 ）动态功耗考虑图1.13所示的带容性负载的CMOS反相器。反相器每次状态改变时，都要对电容 C进行充电或者将其放电至地电平。如果反相器的输入信号是一个周期为八频率为人k的 方波，则反相器从刃刃）灌入的电流（只有当PMOS器件导通时，才有电流从KDD灌入）的 平均值为：*罕=竿鸟（1.14）反相器的平均动态功耗是：P = FDD /= 3严2 = J VDD1 fclk（ 1.15 ）从上式可以了解到，动态功耗是信号时钟频

11、率、电源电压以及负载电容的函数。在 CMOS电路中，努力采用多种手段来降低功耗。动态逻辑电路的一个主要优点就是其功 耗低。为了描述数字工艺的速度，通常用功率延迟积(Power Delay Product, PDP )这一指 标。功率延迟积的单位是焦耳，其定义为：PDP = Pavg (tpHL + tPLH)( 1.16 )式中各项的值可以通过环形振荡器来测得。功率延迟积常被用于对比不同工艺或者尺 寸的器件。例如，碎化镣工艺与0.5 nm CMOS工艺相比，尽管碎化稼工艺的延迟时间更短 一些，但是其功耗可能更大，因此其功率延迟积较大。例4.7 估算图1.7 (参见基础篇的表10.2)所示的由5

12、0 nm工艺反相器构成的11级环形 振荡器的振荡频率。通过仿真结果验证所得的估算结果。采用基础篇的表10.2中的数据以及式(1.11) 式(1.13),可写出：C奶专 (1.25 + 0.625)严=4.7 严以及：tpHL + Iplh = 0.7 (3.4k + 3.4 約-4.7yF= 22 ps对于11级的环形振荡器，其振荡频率为：11 (22 ps)对应的仿真结果如图1.14所示。仿真得到的振荡频率约为1.25 GHz,与手工计算的结 果相差很大(与延迟时间接近固有延迟时间的情况类似)。利用式(1.15),可以估算出 此环形振荡器中每个反相器的平均功耗代档为19.6 p Wo因此50

13、 nm工艺的功率延迟积为 431x10*8Jo图1.14例1.7中所述的环形振荡器的振荡频率1.3反相器的版图在CMOS电路版图设计过程中需要小心细致.否则产生的寄生器件将会导致闩锁。一 旦发生闩锁，反相器的输出便不再随着输入信号的变化而变化；即输出被锁定在某一个逻 辑状态为了解决这一问题，只有将电源切断。闩锁是输出驱动电路设计中一个比较棘手 的问题。闩锁输入VDD倫出图1.15反相器的版图编入RSI图1.15给出的是 反相器的两种不同的 版图注意到单元的 输入和输出采用的 是mctal2,而标准单 元框中电源和地导 线的布线采用的是 metal 1 （参见基础篇 的图4.15及其相关介 绍）

14、。图1.16是构成 反相器（及相关寄生 器件）的NMOS管和PMOS管的剖面图。注意在图1.16中，输入脉冲信号通过MOSFET的 栅漏电容馈送到反相器的输出端。这使得方向器在开始翻转前，输出信号的变化与输入 信号的变化是同相的。这种馈通以及寄生的双极性晶体管会引发闩锁。P衬底图1.16标注了寄生双极型晶体管和电阻的反相器的剖面图在图l6中.晶体管Q1的发射极、基极以及集电极分别是PMOS管的源极、N阱和衬 底。晶体管Q2的集电极、基极以及发射极分别是NMOS管的N阱、衬底和源极。电阻RW1 和RW2表征N阱的电阻，电阻RSI和RS2表征衬底电阻。电容C1跟C2表示的是漏极耗尽层电 容，即晶体

15、管漏极和N阱（C1 ）以及和衬底（C2）之间的电容。由反相器版图提取的寄生 电路图如图1.17所示。如果反相器的输出信号翻转得足够快，通过C2馈送的过来的脉冲信号（正向输入）可 能导致基极-发射极结正向偏置。这会使得通过RW1以及RW2的电流增大，从而使Q1导 通，当Q1导通后，流经RS1和RS2的电流增加，从而使得Q2导通。这种正反馈将使得Q1和 Q2完全导通，并保持这一状态直至电源切断并垂新上电。通过C1馈送至负向输入端的信号 （使得UDD升高或者低电平降低）也会造成类似的情况。有几项技术可以抑制闩锁问题。一是可以减小逻辑门的上升或者下降时间，从而较小 通过C1及C2馈送的信号最。另外，减

16、小Ml跟M2的漏区面积会减小耗尽层电容并降低馈送 的信号量。可能抑制闩锁的最好办法是减小寄生电阻和RS2。如果这两个电阻为零， 则QI和Q2将永远不会（同时）导通。由图1.6可知.这两个电阻的阻值与阱触点跟衬底触 点之间的距离有着密切的关系简单地说.如果反相器中MOSFET这两个触点距离越近， 则越不可能出现闩锁现象这些触点数目要尽量多，也要靠得比较近。在PMOS和NMOS器 件之间放弃衬底-阱触点将使得电源与地之间为低电阻连接.这有助于显著抑制闩锁（参见 图1.18中的简单版图示例）。在电路之间或者电路周围放鹫N+和P+区可以减小电路相互之间 的信号干扰。这些注入区有时被称为保护环（如基础篇

17、的图5.5所示）。注意不能使用多晶硅来实现MOSFET栅极之间的连接，因为多晶硅越过N+或P+区将会构成一个MOSFETo因 此，通常用metal2实现MOSFET之间的互连。抑制闩锁效应的代价是增大了版图设计的复杂 程度以及版图的面积。图1.18在NMOS与PMOS之间増加额外的注入以减弱闩锁效应1.4驱动大容性负载的反相器尺寸在驱动芯片外的负载时，重要的是所设计的电路能够在驱动大容性负载时有最小的 延迟时间。在例1.6中可以了解到，大的负载电容会显著地影响反向器的延迟时间。回顾 基础篇10.3节中的讨论，采用标准示波器探头测量输出信号将会导致亳秒虽级的延迟。为 了避免这一情况的发生，需要在

18、片上逻辑电路与焊盘之间加入一个缓冲电路（一个反相 器链）。在本节中将讨论如何设计（选择合适的MOSFET宽度）电路来减小反相器的延迟 时间。缓冲器的拓扑结构(1.17)考虑到驱动了一个容性负载（记为Gg）的反相器链（一个缓冲器），如图1.19所示。 在N个级联的反相器中如果朝负载端移动，则每个反相器的面积都为前一级反相器面积的 &倍（即MOSFET的宽度为A倍），只要4跟N的选值得当，则可以使得系统的延迟时间最 小。每个反相器的输入电容为前一级反相器输入电容的力倍：Cin2 = / - Cin and =* Cuil =力 C伉 CtC有效开关电阻也要除以因子4,得到缓冲器每一级电路的延迟时间

19、：2 = -and 警号换句话说.第三级反相器中NMOS的有效开关电阻为第一级反相器中NMOS的有效开 关电阻的1/2倍。(*/%)川(阵M%)川(歼) AWWnX)输入输出Chad(1.18)图1.19用于驱动大负载电容的级联反相器如果负载电容值等于最后一级反相器的输入电容值乘以4 (所以如果还有一级反相 器，那么负载电容的值就与下一级反相器的输入电容相等)，于是有：最后一级反相器的输入电容值=CiNAN = Cg(1.19)或者:(1.20)同样，缓冲器中每一级的延迟时间都相等。反相器链的总延迟时间为:(1.21)第一级延迟(tpHL + tpLH)total =0.7 (R”l + Jp

20、l)(Coui +/4Cin|)+0.7 ( (Cout +A2C(n) .由于反相器的尺寸增大为/I倍，所以它们的电容(包括输入电容与输出电容)是前一级反相器的&倍，而电阻则为原来的1/4。上式可以改写为：QPHL +1PLH)io3l = QS Y (R”l +Rpl)(Col +4Cii) = 0.7 +/?pl)(COM/i + ACinl) ( 1.22 )借助式(1.20),可得:(tpHl. + tPLH)toial = 0.7 N(Rn +7?pl)- Coud +(1.23)将上式对N求导，令导数值为零，求解该方程得到N,便可以求出最小延迟时间。将式(1.23)对N求导，得到

21、：0.7- (R +Rpi)Coui +(/?” +Rp)Cin1H+ N伽(?第叫=0( j 24)第1章反相器上式中的第一项为反相器链中第一反相器的固有延迟时间。通常第一级表示的是片内 逻辑门，并不是缓冲器的一部分。在计算中加入第一级反相器，是为了描述片内逻辑门电 路的有限驱动能力。如果假设这个延迟时间很短，那么可以解得N为：Nn 酱(1.25)式(1.25)和式(1.20)用于驱动大电容负载的缓冲器的设计。注意，在驱动一个给定 的容性负载时，如果第一级反相器越大，则所需的反相器数目就越少。例4.8 估算图1.11中驱动一个20pF负载电容的反相器的*hl+仏设计一个可以驱动 此负载电容并

22、且延迟时间最短的缓冲器。图1.11所示的未缓冲反相器的总传输延迟时间为：tPHL + tpLH = 0.7 (3.4k+ 3.4的 (20pF) = 95 咼要设计延迟时间最小的缓冲器，需要先确定的值。对于这里采用的50 nm工艺，20/10的反相器，G&的值为|(1.25 + 0.625)JF=2.81 jF.而口讪为1.875 pFo为解出缓冲器中的 反相器数目，采用以下公式：鵜口心9级为了保持相同的逻辑，即输入信号的反相信号，使用9级反相器。实际上，8级反相器 与9级反相器之间的延迟时间的差别可以忽略不计。如果不需要逻辑反相，则可以采用8级 反相器c此时面积因子人为：八5$=2718之主

23、要在所有情况下，为了得到最小的延迟时间，后级反相器的宽度为前一级反相器 的e倍。于是根据式(1.23 )，总延迟时间为：(tpHL + 心如=0.7 9 (3.4斤 + 3.4灯(1.875严+ 2.718 - 2.81/F) = 407 ps 比(只用一个反相器)快了200多倍。由于PMOS器件宽度为NMOS器件宽度的两倍。因此传输延迟时间如亿与血相等.即：tPHL =(PLHIN=22.5 ps17图1.20为所设计的缓冲器的电路图c54/27400/200148/741 092/5462 967/1 48321 920/10 9608 064/4 03259 570/29 780 图1.

24、20例1.8中的缓冲器设计（能得到最小延迟时间，但暹并不实用）需要清楚了解的是，虽然用这种技术能够得到驱动20 pF负载并且具有最小延迟时间 的电路，但是所需要的MOSFET会非常大。在很多实际应用中.并不需要缓冲器的延迟时 间最小。A的值（理想情况下为e）可以显著增大，但是对缓冲器的延迟时间的影响并不大 （可以减少反相器的数目以及MOSFET的宽度）。请参见以下的例子。例1.9 重新设计例1.8中的缓冲器，取S的值为8。将修改后（实用型）缓冲器的延迟 时间与例1.8中的理想缓冲器的延迟时间进行比较。将式（1.20）改写为：NlnX8的自然对数约为2所以解得反相器的级数为:为了保持逻辑反相，采

25、用5级反相器。可算得其延迟时间（近似值，因为采用了5代替 了 4.43 ）为：（tpHL +如=0.7 5 （3.4k + 3.4灯（1.875/F+ 8 -2.81/F） = 580ps所得的结果与例1.7中的407 ps相差不多。得到的缓冲器如图1.21所示。20/10160/8010 240/5 120OpF1280/64081 920/40 960 J图1.21例1.9中设计的缓冲器分布式驱动器考虑图1.22 （a）中含有11个反相器的驱动电路。若图中所有反相器的尺寸相同，则从输入到输出的延迟时间为：tpHL + tpw = 0.7 + RpCout + 106)( 1.26 )现在考

26、虑图1.22 (b )所示的由13个反相器构成的电路。同样，如果图中所有反相器的 尺寸相同，则从输入到输出的总延迟时间为：tPHL + tPLH = 0.7 - (Rn + Rp)(Cow + 2Cj) + (Caul + 5Cm) = 0.7 (Rn + Rp)2Cow + 7Ctn ( 1.27 ) 这一延迟时间小于由11个反相器构成的电路的延迟时间。将信号分配到不同通路上可以 降低传输延迟。使用上一小节中的结果可知，当每一层逻辑的延迟时间都相等时，总延迟时 间最短。该情况下4P,并采用式(1.25)来确定逻辑的层数。负载电容等于输出个数乘以每 个输出端的电容值。在实际应用中，与前一节中的

27、情况类似，只要每个逻辑门(每条通路) 的负载变化不是太大(与式(1.26)与式(1.27)相比)，延迟时间的变化就不会太明显。在这里可以提出一个问题“为什么不通过增大图1.22中第一个反相器的尺寸(儿与心较 小)来使得其有效电阻减小，从而能够快速地驱动是个反相器呢？ ”答案很简单，如果增 大了该反相器的尺寸，也将会增大其输入电容。在SPICE仿真中，使用了理想电压源来驱 动电路中的第一级门电路。在实际应用中，这个反相器是由片上的其他逻辑门驱动的。增 大反相器的尺寸将会增大驱动该反相器的门电路的传输延迟时间。分布式驱动器驱动长互联线在设计大型系统时，整个芯片上常常需要一个驱动信号。在这些情况下，

28、例如动态随 机存储器(Dynamic Random-Access Memory, DRAM )的设计，信号通过一个有较大寄生电 第4章反相器阻以及寄生电容的传输线来传送。需要找到该导线传输延迟时间的手工计算方法。这将加 深对设计的理解并有助于更准确地设计驱动器。考虑图1.23所示的驱动电路。反相器驱动一个单位长度电阻值为/,单位长度电容值 为c,以及单位长度为/的AC传输线。可以将延迟时间賽加，估算从输入到电容的总延迟时 间。可以由如下公式表征：tpHL + tpLH = 0.7 - (/?” + RpKCow + C-/+ Cioad) + 2 (r /)(6站)+ 2 0.35 - rd2( 1.28)该式中第一项为反相器驱动其输出端到地的总电容时的延迟时间，第二项是驱动传输 线阻抗的容性负载时的