上海交大ARM培训教材AMBA V20.ppt

1、AMBA 版本 2.0(AHB/ASB 和 APB),AMBA系统的例子,High Performance ARM processor,High-bandwidth on-chip RAM,High Bandwidth External Memory Interface,DMA Bus Master,APB Bridge,Timer,Keypad,UART,PIO,AHB,APB,High Performance Pipelined Burst Support Multiple Bus Masters,Low Power Non-pipelined Simple Interface,内容,AH

2、B主控，仲裁，译码，从控 ASB基本周期，译码周期 APB主控，从控 测试结构，进入，地址，读，写，退出 将来 多层 AHB, AHB 简化版,HWDATA,AHB 互连,Arbiter,Decoder,Master #1,Master #3,Master #2,Slave #1,Slave #4,Slave #3,Slave #2,Address/Control,Write Data,Read Data,HADDR,HWDATA,HRDATA,HADDR,HRDATA,AHB 基本信号,HCLK所有AHB动作的参考 HADDR32 位地址总线 HWRITE读/写周期 HREADY传输完成响应

3、 HWDATA写数据总线 HRDATA读数据总线,AHB 基本信号时序,Address Phase,Data Phase,A,A,A,A,HCLK,HADDR,HWRITE,HWDATA,HRDATA,AHB 基本信号时序,AHB 总线主控,HADDR31:0 HWRITE HREADY HWDATA HRDATA,HBURST2:0 HTRANS1:0 HSIZE2:0 HPROT3:0,HRESP1:0,HBUSREQx HGRANTx HLOCKx HBURST2:0,Transfer Responses,Arbiter,Control,HCLK,HRESETn,Bus Master,A

4、HB 仲裁,HGRANTa,HCLK,HRESETn,Bus Arbiter,HGRANTb,HGRANTc,HGRANTd,HMASTER3:0,HMASTLOCK,HBUSREQa,HLOCKa,HBUSREQb,HLOCKb,HBUSREQc,HLOCKc,HBUSREQd,HLOCKd,HSPLIT15:0,HREADY,HADDR31:0,HTRANS1:0,HRESP1:0,HBURST2:0,Split support,AHB 仲裁信号,HBUSREQx来自总线的请求 HGRANTx对总线主控的响应 HLOCKx主控锁定传送 HMASTER3:0地址/控制多路复用器开关 HMAS

5、TLOCK当前主控正在执行锁定的访问 HBURST2:0猝发长度指示 (延缓仲裁) HTRANS1:0要执行的下一个周期类型 HRESP1:0从控响应 HSPLIT15:0从控可以完成Split处理,AHB 仲裁器时序,HTRANS,HTRANSTypeDescription 00IDLE总线主控占用总线，但不想执行传送。 01BUSY占用总线的主控处于猝发中， 不能立即继续下一个传送。 10NON-SEQ猝发的第一个传送或一个单独的传送 11SEQ接下来的猝发传送地址与前面的传送是等步长连续,HBURST,HBURSTTypeExample 000SINGLE0 x48 001INCR0 x

6、48, 0 x4C, 0 x50 010WRAP40 x48, 0 x4C, 0 x40, 0 x44 011INCR40 x40, 0 x44, 0 x48, 0 x4C 100WRAP80 x48, 0 x4C, ., 0 x5C, 0 x40, 0 x44 101INCR80 x40, 0 x44, 0 x48, ., 0 x5C 110WRAP160 x48, 0 x4C, , 0 x7C, 0 x40, 0 x44 111INCR160 x40, 0 x44, 0 x48, , 0 x7C,AHB 译码器,HSELx : Combinatorial address decode sl

7、ave select lines,HADDR31:10,HSELa HSELb HSELc HSELd,Bus Decoder,HCLK,ADDRa,ADDRb,HADDR31:10,HSELa,HSELb,AHB 从控,HCLK,HRESETn,Bus Slave,HRESP,HWDATA,HREADYout,HADDR,HMASTER,HBURST,HSELx,HWRITE,HSIZE,HTRANS,HMASTLOCK,HRDATA,HSPLITx,Split-capable slave,HREADY,AHB 从控时序,HREADY 输入/输出,HREADY- input - previo

8、us access completing? HREADYout- output - waits states required?,HREADYout Slave#1,HREADYout Slave#2,HREADYout Slave#3,HREADYout Slave#4,Response Mux,Decoder Selects,HREADY,to all masters,back to all slaves,默认从控,Slave 3 (APB),Default Slave,0 x0000_0000,0 xFFFF_FFFF,case HADDR is when . = HSELebi HSE

9、Lsram HSELapb HSELdefault = 1; end case;,Decoder logic,Slave 2 (APB),Default_Slave logic,case HTRANS is when IDLE|BUSY = HRESP HRESP = ERROR; end case;,Slave 1 (APB),0 xCFFF_FFFF 0 xC000_0000 0 x5000_FFFF 0 x5000_0000 0 x3FFF_FFFF 0 x0000_0000,其它的从控响应,HRESP 00OKAY 01ERROR 10RETRY 11SPLIT,需要两个周期的响应时间

10、,允许主控从地址流水线时序恢复,2 周期响应,HRESP事件总线主控操作 ERROR发生退出修正退出并重试失败的访问 RETRY从控不能立即执行操作重试访问 SPLIT从控可以离线处理操作 重试访问,RETRY 响应,SPLIT 传送,AHB 从控 储存来自总线主控的请求 离线处理请求 可以优化 SPLIT 请求 传送是SPLIT时的信号仲裁 AHB 仲裁器 除去SPLIT总线主控的优先级 当SPLIT访问可以完成的时候恢复优先级 HSPLIT15:0 : SPLIT总线主控的映射 当访问可以完成的时候，从控通知仲裁器,空转/默认 主控,空转主控 当所有的总线主控都处于SPLIT状态时，成为主

11、控。 只产生IDLE总线周期 当锁定的主控得到SPLIT响应时，成为主控 典型地，#0 主控 作为地址/控制多路复用器的一部分实现。,默认主控 当没有主控要求总线的时候成为主控。 一般地，主控最适合要求总线 当没有总线申请的时候产生 IDLE 周期 避免最少两个周期的仲裁时间 立即访问总线,锁定的传送,猝发提前结束,两个可选的情况： - 仲裁器得到严格的优先级请求 - 主控收到OKAY 回应 仲裁器 - 在猝发中，可以忽略HBURST信息，同意较高优先级的主控占用总线 主控 - 必须在猝发的每一个周期检查HGRANT - 当重新同意占用总线来完成剩余的猝发周期时，必须改变 HBURST (最简

12、单的是使用 INCR 类型) 主控- 可以选择立即处理 ERROR，还是在猝发结束的时候处理。 - 当有SPLIT或RETRY时，必须重试访问。 - 当重新获得总线的时候，必须改变HBURST来完成余下的猝发操作。(最简单的是使用INCR类型) 仲裁器- 必须监视HTRANS来检测猝发结束 (NSEQ 或 IDLE) 猝发从控 - 必须监视HTRANS来检测猝发的结束。,内容,AHB主控，仲裁器，译码器，从控 ASB基本周期，译码周期 APB主控，从控 测试结构，进入，地址，读，写，退出 将来 多层 AHB，AHB简化版,ASB 信号一览,BCLK BTRAN1:0 BA31:0 BD31:0

13、 BWRITE BSIZE1:0 BPROT1:0 BLOK,BnRES BWAIT BERROR BLAST DSELx AREQx AGNTx,基本的总线周期,扩展的传送,译码周期,总线转变,ASB共享一条三态总线，所以，在改变总线驱动需要时间。 在改变期间，总线保持者要防止在总线信号上出现无效数据。 提供完整的转变相位。 从控处理响应信号 (BWAIT, BLAST 和 BERROR) 只在BCLK为低的相位驱动，以便总线在BCLK为高的相位的阶段转变。 在非连续传送的BCLK低相位阶段，数据是不驱动的。,AHB 与 ASB 比较,AHB 在以下方面超过 ASB 单时钟沿操作。 非三态实

14、现 单周期总线主控移交 猝发传送 Split 处理 比较宽的数据总线配置,内容,AHB主控，仲裁器，译码器，从控 ASB基本周期，译码周期 APB主控，从控 测试结构，进入，地址，读，写，推出 将来 多层 AHB， AHB简化版,APB 信号列表,PCLK- 设备时钟 PADDR.- 设备地址总线 PWRITE- 设备读/写信号 PSELx- 单独的从选择信号 PWDATA.- 设备写数据总线 PRDATA.- 设备读数据总线 PENABLE- 设备数据使能,地址译码阶段,Slave 3 (APB),Slave 1 (EBI),Slave 2 (SRAM),0 xCFFF_FFFF 0 xC0

15、00_0000 0 x5000_FFFF 0 x5000_0000 0 x3FFF_FFFF 0 x0000_0000,Peripheral 3 (UART),Peripheral 1 (Int Cont),Peripheral 2 (Timers),0 xC3FF_FFFF 0 xC300_0000 0 xC2FF_FFFF 0 xC100_0000 0 xC000_FFFF 0 xC000_0000,APB memory map,Timer 2,Timer 1,0 xC2FF_FFFF 0 xC200_0000 0 xC1FF_FFFF 0 xC100_0000,AHB Decoder,H

16、SELapb,PSELtim,APB Bridge,Timers,AHB memory map,Timers memory map,APB 互连,APB 写周期,APB 读周期,Slow APB Peripheral Designs,慢速 APB 设备设计,APB 访问必须花费两个 PCLK 周期 在APB上没有 WAIT 信号 什么样的设备需要长的访问时间 ? UART ? 仅须在中断发生的时候，或在轮询UART状态寄存器之后。 慢速的存储器 ? 全功能的存储器接口要求在APB上不支持的传送大小信息。 标准的解决方案是将慢速设备当作一个AHB部件来实现 (或者通过一个AHB/AHB桥放在一个

17、单独的AHB上),APB 到 AHB,内容,AHB主控，仲裁器，译码器，从控 ASB基本周期，译码周期 APB主控，从控 测试结构，进入，地址，读，写，退出 将来 多层 AHB， AHB简化版,AMBA 测试配线,AMBA 测试接口,Test Interface Controller (TIC),External Bus Interface (EBI),TCLK,Control,ASIC,TREQA,TREQB,TACK,TBUS31:0,HADDR,HWDATA,HRDATA,测试开始序列,TREQA/TREQB,在正常工作期间 TREQATREQBTACK描述 000正常工作 100进入测

18、试模式请求 -1测试模式已进入 在测试模式期间 TREQATREQBTACK描述 -0当前访问没有完成 111地址，控制或转变向量 101写向量 011读向量 001退出测试模式,地址向量,HCLK TREQA TREQB TACK TBUS HTRANS HADDR HWRITE Control HWDATA,Address,Write2,Control,Write1,IDLE,Seq,IDLE,Non-Seq,Address,Address + 4,Write1,1 2 3 4 5,控制向量,位 位置 默认描述 0 0控制向量有效 1 0保留 2 0HSIZE(0) 3 1HSIZE(1) 4 0HLOCK 5 1HPROT(0) 6 1HPROT(1) 7 0地址增加使能 8 0保留 9 0HPROT(2) 10 0HPROT(3) 11 0HSIZE(2),写向量,读向量,HCLK TREQA TREQB TBUS HTRANS HADDR HWRITE HRDATA,Read #1,IDLE,Non-Seq,Address,Address,Read #1,Read #2,Seq,Address+4,Read #2,IDLE,1 2 3 4 5,测试结束,内容,AHB主控，仲裁器，译码器，从控