第5章 触发器.ppt

1、第五章,触发器,5.1 触发器的特点与分类 5.2 触发器的结构与触发方式 5.3 触发器的逻辑功能及其描述方法 5.4 触发器的电气特性 5.5 用Multisim 10测试触发器功能 5.6 触发器的VHDL描述及其仿真,一、本章内容,1. 了解触发器的特点及分类。 2. 掌握各类触发器的动作特点。 3. 掌握各类触发器的逻辑功能描述方法。 4. 了解触发器的电气特性。 5. 学会应用Multisim10 分析触发器的逻辑功 能。 6. 学会应用VHDL描述触发器电路。,二、本章教学目的与要求,三、本章知识结构,5.1 触发器的特点与分类,5.1.1 触发器的基本特点 能够存储1位二值信号

2、的基本单元电路统称触发器（Flip-Flop）。触发器是在逻辑门电路的基础上引入适当的反馈构成的，它具有记忆功能，能够保存1位二值信号，是时序逻辑电路的基本单元电路。 为了能够保存1位二值信号，触发器必须具备两个基本特点：一是触发器具有两个能自行保持的稳定状态，分别表示信号的逻辑0和逻辑1；二是在适当输入信号的触发作用下，触发器能够从一种稳定状态转变为另外一种稳定状态，当触发信号消失后，能够保持当前状态不变。,触发器在输入信号触发作用下，其稳定状态的转变包含4种情况：稳定状态从逻辑0变为逻辑1；稳定状态从逻辑1变为逻辑0；稳定状态从逻辑0变为逻辑0；稳定状态从逻辑1变为逻辑1。,5.1.2 触

3、发器的分类,触发器的种类很多，按照电路结构的不同，触发器可以分为基本触发器、同步触发器、主从触发器、边沿触发器等。 这些不同电路结构的触发器在状态转变过程中具有不同的动作特点，触发信号的触发方式也不一样。 按照触发方式不同，触发器可以分为电平触发的触发器、脉冲触发的触发器、边沿触发的触发器。 按照触发器的逻辑功能分，可以分为RS触发器、JK触发器、D触发器、T触发器和 触发器。,根据触发器存储数据的原理不同，将触发器分为静态触发器和动态触发器两大类。静态触发器是靠电路状态的自锁存储数据的；动态触发器是通过在MOS管栅极输入电容上存储电荷来存储数据的。 触发器的电路结构和逻辑功能之间不存在固定的

4、对应关系，用同一种电路结构可以实现不同逻辑功能的触发器，也就是说，同一种逻辑功能的触发器也以用不同的电路结构来实现。,触发器的触发方式是由其电路结构形式决定的，所以，触发器的电路结构与触发方式之间存在固定的对应关系。如果是采用同步RS结构的触发器，无论逻辑功能如何，一定是电平触发的触发器；如果是采用主从RS结构的触发器，无论逻辑功能如何，一定是脉冲触发的触发器。因此，同一种触发方式可以实现不同逻辑功能的触发器，也就是说，同一逻辑功能的触发器可以用不同的触发方式来实现。例如边沿触发方式可以实现D触发器，也可以实现JK触发器。 逻辑功能和触发方式是触发器的两个重要属性。,5.2 触发器的结构与触发

5、方式,触发器按照电路结构形式，可以分为基本触发器、同步触发器、主从触发器、边沿触发器、维持阻塞触发器等，本节将按照触发器的不同电路结构，介绍各类触发器的工作原理及逻辑功能。 5.2.1 基本RS触发器 基本RS触发器是各类触发器中电路结构最简单的触发器，也是其它触发器的组成部分，因此基本RS触发器是最基本的触发器。,1、双稳态电路,问题：由于电路没有输入，无法控制或改变它的状态。,电路有两个稳定工作状态：,2、由与非门构成的基本RS触发器,电路结构和符号, 特性表,3. 或非门构成的基本RS触发器,特性表,4. 集成基本RS触发器,常用的集成基本RS触发器分为两类，一类是CMOS集成基本触发器

6、，一类是TTL集成基本触发器。CC4044、CC4043属于CMOS集成基本触发器，74LS279、74279属于TTL集成基本触发器。,CC4044的逻辑符号图,5. 基本RS触发器的应用, 作为存储单元，可存储1位二进制信息。, 其它功能触发器的基本组成部分。, 构成单脉冲发生器,窄脉冲,由基本RS触发器构成的单脉冲发生器,5.2.2 同步触发器,基本RS触发器的特点是输入信号直接控制触发器的输出状态，只要输入信号发生变化，触发器就会根据其逻辑功能发生相应的变化，这就使电路的抗干扰能力下降，而且不便于多个触发器同步工作。在实际应用中，为了使多个触发器能够按照一定的节拍同步工作，就需要一个触

7、发信号，当触发信号变为有效电平以后，触发器能够按照输入信号置成相应的状态。通常将这个触发信号称为时钟信号，记做CLK（或CP）。这种与时钟信号同步工作的触发器称为同步触发器或钟控触发器。,CLK=0：基本RS触发器输入端均为1，状态保持不变,1. 同步RS触发器, 电路结构和逻辑符号,基本RS触发器,时钟脉冲,CLK=1：S、R通过“非”门作用于基本RS触发器, 逻辑功能,（约束条件）,1,1,0,0,同步RS触发器的工作波形, 基本RS触发器与同步RS触发器的区别,（a）基本RS触发器输出波形,（b）同步RS触发器输出波形,结论：同步RS触发器只在CLK高电平期间接收输入信号，基本RS触发器

8、任何时候均能接收输入信号。,（a）电路结构,带异步置位、复位端得电平触发SR触发器,（b）图形符号,2. 同步D触发器,由于同步RS触发器要求输入信号满足RS=0的约束条件，使用时受到一定的限制。为了解决这个问题，就需要对电路进行改进。如果在同步RS触发器的输入端增加一个非门，电路结构如图所示，则约束条件RS=0可自动满足。这种触发器被称为同步D触发器，它适用于单输入信号的场合。,同步D触发器的特性表,3. 同步JK触发器,在同步RS触发器的基础上，从Q和引出两条反馈线，构成另外一种有两个输入端的触发器，称为同步JK触发器，其逻辑电路图和逻辑符号图如图所示。,同步JK触发器的特性表,必翻或计数

9、,保持,置0,置1,4. 同步T触发器,将同步JK触发器的两个输入端连接到一起，作为一个输入端，改作T，就构成了同步T触发器。它的特点是在当CLK=1时，如果T=0，触发器输出状态保持不变；如果T=1，触发器的输出状态发生翻转，即变为原状态的非。,同步T触发器的特性表,5. 同步触发器的动作特点,同步触发器在CLK=0期间，触发器不接受输入信号，触发器输出状态保持不变；在CLK=1期间，触发器接受输入信号，触发器的输出状态将根据输入信号的状态而发生改变。这种触发方式称为电平触发方式。在CLK=1且脉冲宽度较宽时，如果触发器的输入信号发生多次改变，触发器的输出可能出现连续不停的多次翻转，从而使电

10、路的可靠性降低，抗干扰能力较差。,5.2.3 主从触发器,主从触发器是目前使用较多的触发器之一，它克服了同步触发器中的空翻现象，提高了电路的可靠性。主从触发器主要有主从RS触发器和主从JK触发器。 主从RS触发器,当CLK=1时，与非门G7、G8被打开，G3、G4被封锁，主触发器根据输入端S和R的状态翻转，而从触发器的输出状态保持不变。 当CLK由1负向跳变为0时，由于跳变后CLK=0，与非门G7、G8被封锁，主触发器的输出 和 维持CLK跳变前的状态不变；而此时 由0正向跳变为1，与非门G3、G4被打开，从触发器按照主触发器CLK由1负向跳变为0时刻的状态而变化。由于此时的主触发器维持原状态

11、不变，因此从触发器的状态不再改变，所以主从RS触发器的翻转只发生在CLK为低电平期间。,主从RS触发器的工作分两步进行。第一步，当CLK由0跳变为1及CLK=1时，主触发器接受输入信号，状态发生变化，而从触发器状态不变。第二步，当CLK由1跳变为0及CLK=0时，主触发器被封锁，状态不变，从触发器接受跳变时的主触发器的状态，从触发器的状态发生变化。由于在CLK=0期间，主触发器不再接受输入信号，因此就不会引起触发器状态发生两次以上的翻转，这样就克服了多次翻转现象。但是由于主触发器本身是同步RS触发器，所以在CLK=1期间， 和 的状态会随S、R状态的变化而多次改变，并且输入信号仍需遵守RS=0

12、的约束条件。,*CLK变为低电平后输出状态不确定，不允许使用。,【例5-2】 在主从RS触发器电路中，如果CLK、R、S的电压波形如图所示，试画出Q和 的电压波形，假定触发器的初始状态为Q=0。,2. 主从JK触发器,由于主从RS触发器要遵守RS=0的约束条件，给使用带来了不便，为了使R=S=1时触发器的次态也可以确定，将主从RS触发器的Q和端作为一对附加的控制信号接到输入端，便构成了主从JK触发器。,若J=1、K=0，则CLK=1时主触发器置1，CLK由1变为0以后，从触发器被置为1，即Qn+1=1。 若J=0、K=1，则CLK=1时主触发器置0，CLK由1变为0以后，从触发器被置为0，即Q

13、n+1=0。 若J=K=0，则由于门G7、G8被封锁，触发器保持原状态不变，即Qn+1=Q。 若J=K=1时，分别两种情况考虑。第一种是Q=0，这时门G8被封锁，CLK=1时仅G7输出低电平信号，故主触发器置1。CLK由1变0以后从触发器置1，即Qn+1=1 。第二种是Q=1。这时门G7封锁，在CLK=1时仅G8输出低电平信号，故主触发器置0。当CLK由1变0以后从触发器置0，故Qn+1=0 。,由于主从JK触发器的主触发器在CLK=1的全部时间里可以接受输入信号，而且Q和 接回到了输入端，所以在Q=0时主触发器只能接受置1输入信号，在Q=1时主触发器只能接受置0输入信号。这样在CLK=1期间

14、主触发器就只可能翻转一次，而且一旦翻转了就不会回到原来状态，也不再随输入信号J、K的变化而变化。这就是主从JK触发器的一次翻转特性。,Q主,已知CLK、J、K的波形，试画出主从触发器Q和 的电压波形。设的初始状态为Q=0。,3. 主从触发器的动作特点,触发器的翻转分两步动作。第一步，在CLK=1期间主触发器接受主输入端的信号，被置成相应的状态，而从触发器不动；第二步，在CLK的下降沿到来时从触发器按照主触发器的状态翻转，所以Q和Q状态的改变发生在CLK的下降沿。 因为主触发器本身是一个同步RS触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 由于存在这两个动作特点，在使用

15、主从结构的触发器时经常会遇到这样一种情况，就是在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此时的输入信号的状态来确定，而必须考察整个CLK=1期间里输入信号的变化过程才能够确定触发器的次态。,4. 集成主从JK触发器,常用的集成主从JK触发器有74107、74111、7442等。74107带是带有异步清除功能的集成主从JK触发器。74111是带有异步置位和清除功能的集成主从JK触发器，它在时钟信号CLK的上升沿瞬间将输入信号J、K的状态存入主触发器，在CLK的下降沿，再将主触发器的状态送入从触发器。,5.2.4 边沿触发器,边沿触发器的输出状态仅仅发取决于

16、CLK上升沿（或下降沿）时输入信号的状态，输入信号在此之前和之后的状态对触发器的次态没有影响，从而克服了空翻现象，这样就提高了触发器的可靠性，增强了触发器的抗干扰能力。目前，数字集成电路产品中的边沿触发器有CMOS传输门边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。,1. CMOS传输门边沿触发器,在COMS电路中，经常利用CMOS传输门组成基本的触发器，利用CMOS传输门构成的同步D触发器如图所示。当CLK=1时，传输门TG1导通，TG2截止，输出Q=D，而且在CLK=1的全部时间里，Q的状态始终跟随输入信号D的状态。当CLK由1跳变到0以后，传输门TG2导通，TG1截止

17、，触发器的输出状态保持不变，将CLK=1时接受到的输入信号保存起来。,CMOS传输门构成的边沿触发D触发器,上升沿触发,下降沿触发,2. 维持阻塞触发器,维持阻塞结构的RS触发器,维持阻塞结构的D触发器,3. 利用门电路传输延迟时间的边沿触发器,下图是下降沿触发的JK触发器的电路结构图，它是由两个与或非门构成的基本触发器，是利用门电路的传输延迟时间实现边沿触发的，这种结构常见于TTL集成电路中。,下降沿触发的JK触发器,4. 边沿触发器的动作特点,通过对上述3种边沿触发器工作过程的分析可知，它们的次态仅取决于时钟信号的上升沿或是下降沿到达时输入信号的逻辑状态，而此前或此后的输入信号的状态对触发

18、器的输出没有影响。上升沿触发的触发器又被称为正触发的触发器，下降沿触发的触发器又被称为负触发的触发器。,常用的集成边沿触发器主要由74LS74、74LS112、74LS175、74LS273等。74LS74是上升沿触发的双D触发器，74LS112是下降沿触发的双JK触发器，74LS175是带有公共时钟、公用清零端的四D触发器，74LS273是带有异步清零端的八D触发器。,5. 集成边沿触发器,74LS74的特性表,1 0 0 1,74LS74的引脚功能图,5.3 触发器的逻辑功能及其描述方法,按照触发器逻辑功能的不同特点，通常将触发器分为RS触发器、JK触发器、D触发器、T 触发器和 触发器。

19、触发器逻辑功能可以采用特性表、特性方程、状态转换图等多种形式进行描述。 触发器的特性方程是将触发器特性表所描述的逻辑关系用逻辑函数式来表示，可以利用逻辑代数的公式和定理进行运算和变换。为了更加直观地显示触发器的逻辑功能，有时将触发器的特性表转换为状态转换图。在状态转换图中以圆圈表示触发器的各个状态，以箭头表示状态转换的方向，并在箭头旁注明了状态转换的条件。,按照触发器逻辑功能的不同特点，通常将触发器分为RS触发器、JK触发器、D触发器、T 触发器和 触发器。触发器逻辑功能可以采用特性表、特性方程、状态转换图等多种形式进行描述。 触发器的特性方程是将触发器特性表所描述的逻辑关系用逻辑函数式来表示

20、，可以利用逻辑代数的公式和定理进行运算和变换。为了更加直观地显示触发器的逻辑功能，有时将触发器的特性表转换为状态转换图。在状态转换图中以圆圈表示触发器的各个状态，以箭头表示状态转换的方向，并在箭头旁注明了状态转换的条件。,5.3.1 RS触发器,RS触发器的特性表,RS触发器的状态转换图,RS触发器的状态转换图,RS触发器的特性方程,RS触发器的状态转换图,5.3.2 JK触发器,JK触发器的特性表,JK触发器的特性方程,JK触发器的状态转换图,5.3.3 D触发器,D触发器的特性表,D触发器的特性方程,D触发器的状态转换图,5.3.4 T与 触发器,T触发器的特性表,T触发器的特性方程,T触

21、发器的状态转换图,在使用T触发器时，有时只需T=1时的电路功能，即在 有效时钟信号的控制下，触发器的输出状态发生翻转， 这样便形成了 触发器。,5.3.5 触发器逻辑功能的转换,将RS触发器、JK触发器、T触发器的逻辑功能进行比较可以发现，JK触发器的逻辑功能最强，它包含了RS触发器和T触发器的所有逻辑功能。因此在使用RS触发器或T触发器的时候，完全可以使用JK触发器来代替。由于不同逻辑功能的触发器可以相互转换逻辑功能，因此市场上生产的触发器产品中只有JK触发器和D触发器两种。,触发器逻辑功能的相互转换步骤：,1. 写出特性方程 分别写出已知触发器和待求触发器的特性方程，并利用逻辑代数的公式或

22、定理将待求触发器的特性方程进行形式变换，使之与已知触发器特性方程的形式相一致。 2. 求转换逻辑 如果两个方程的变量相同、系数相等，则这两个方程一定相等。按照这个的原则，比较已知触发器和待求触发器特性方程的表现形式，求出转换逻辑。 3. 画电路图 根据求出的转换逻辑，画出逻辑电路的连接图。,【例5-5】 试将下降沿触发的JK触发器转换为D触发器。,5.4 触发器的电气特性,5.4.1 触发器的静态特性 1. CMOS触发器的静态特性 在CMOS触发器中，由于集成电路内部的输入端和输出端都设置了CMOS反相器作为缓冲级，所以CMOS触发器和CMOS反相器的输入特性和输出特性是一样的。因此，对于C

23、MOS反相器静态特性的分析，也适用于CMOS触发器。 2. TTL触发器的静态特性 TTL触发器的输入级、输出级电路和TTL反相器没有本质区别，因此，在TTL反相器中介绍的输入特性和输出特性及相关的概念，对于TTL触发器也是适用的。,5.4.2 触发器的动态特性,动态特性的基本概念 （1）建立时间 在有些时钟触发器中，输入信号必须先于时钟信号CLK建立起来，电路才能可靠地翻转。输入信号先于CLK动作沿到达的时间称为建立时间，用 表示。 （2）保持时间 为了保证触发器的输出能够可靠地翻转，输入信号的状态在CLK动作沿到来后还必须保持足够长的时间不变，这一段时间称为保持时间，用 表示。,（3）传输

24、延迟时间 从输入信号到达起，到触发器输出端新状态稳定地建立起来为止，所经历过的时间称为传输延迟时间。输出端由高电平变为低电平的传输延迟时间用 表示，输出端由低电平变为高电平的传输延迟时间用 表示。 （4）最高时钟频率 由于时钟触发器中每一级门电路都有传输延迟，因此电路状态的改变总是需要一定的时间，当时钟信号的频率升高到一定程度之后，触发器就来不及翻转了。为了保证触发器能够正常的翻转，时钟信号的频率有一个上限值，这个上限值就是触发器的最高频率，用 表示。,2. 同步RS触发器的动态特性,若同步RS触发器的全部用与非门组成，为保证由G1、G2组成的基本RS触发器能够可靠翻转，要求输入信号R（或S）

25、和CLK同时为高电平的时间应大于2倍的与非门平均传输延迟时间 。 从S和CLK（或R和CLK）同时变为高电平开始，到输出端新的状态稳定地建立起来为止，所经过的时间为同步RS触发器的传输延迟时间，从同步RS触发器的工作原理可知，它的 =2 ， =3 。,3. 主从JK触发器的动态特性,主从JK触发器的动作过程分两步进行，先是在CLK=1期间，主触发器按照输入信号J、K的状态进行翻转，当CLK由1跳变为0时，从触发器再按主触发器的状态进行翻转，使触发器的输出状态发生改变。为了避免CLK由1跳变为0时主触发器的状态与J、K的状态不符，通常应使J、K的状态在CLK=1期间保持不变。,由于主触发器是一个

26、同步RS触发器，为了保证从触发器在CLK由1跳变到0时能可靠地翻转，J、K的状态应在CLK下降沿到达之前2 时间建立起来，并保持到CLK下降沿到达以前，因此， 2 。 为了避免CLK下降沿到达时产生竞争现象，必须保证J、K的状态在CLK变为0以后才能够改变，即输入信号的保持时间应大于CLK的下降时间。 如果从CLK下降沿开始到输出端新的状态稳定地建立起来的这段时间称为传输延迟时间，则有 =3 ， =4 。时钟信号的最小周期应大于7 ，即最高时钟频率 1/7 。,5.5 用Multisim 10测试触发器功能,基本RS触发器功能测试,或非门基本RS触发器仿真电路图,R=1、S=0时的仿真结果,R

27、=1、S=1时的仿真结果,R=1、S=1同时消失后的波形图,2. D触发器功能测试,74LS74仿真电路1,仿真电路1的仿真结果,74LS74仿真电路2,仿真电路2的仿真结果,3. JK触发器功能测试,74LS112仿真电路图,74LS112仿真结果图1,74LS112仿真结果图2,5.6 触发器的VHDL描述及其仿真,JK触发器的VHDL描述 在编写JK触发器的VHDL程序时，需要确定JK触发器的输入端和输出端，在这里定义了异步置0输入端CLR、异步置1输入端PR、时钟信号CLK、输入信号J和K、输出Q和QN，其中Q、QN表示触发器的输出Q、 ，CLR和PR为低电平有效信号。用VHDL描述上升沿触发的边沿JK触发器的程序如下：,Library IEEE; Use IEEE.std_logic_1164.all; entity JKUPFF is port ( PR,CLR,CLK,J,K: in STD_LOGIC; Q,QN: out STD_LOGIC ); end JKUPFF; architecture behav of JKUPFF is signal Q_S,QN_S: STD_LOGIC; begin Process (PR,CLR,CLK,J,K) begin,if (PR=0)a