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文档简介

1、最新资料推荐实验九步长可变的加减计数器一 、实验目的1.掌握加减法计数器以及特殊功能计数器的的设计原理。2 用 VHDL 语言设计多功能计数器。二、实验原理resetD触发器Clk计数输出加法器步长计数分同步计数器和异步计数器，如果按工作原理和使用情况来分那就更多了。1.加减工作原理加减计数也称为可逆计数， 就是根据计数控制信号的不同， 在时钟脉冲的作用下，计数器可以进行加 1 计数操作或者减 1 计数操作。2.变步长工作原理如步长为3 的加法计数器，计数状态变化为0、3、 6、 9、12，步长值由输入端控制。 在加法计数时， 当计数值达到或超过99 时，在计数器下一个时钟脉冲过后，计数器清零

2、；在减法计数时，当计数值达到或小于0 时，在计数器下一个时钟脉冲过后，计数器也清零。三、实验内容1 设计的计数步长可在0 79 之间变化2 通过仿真或观察波形图验证设计的正确性。3 编译下载验证结果。四、设计提示1.注意 IF 语句的嵌套。2.注意加减计数状态的变化，计数值由9 变 0（加法） 及由 0 变 9（减法） 各位的变化。由于计数器为十进制计数器，还应考虑进位或借位后进行加6 及减 6 校正。五、实验报告要求1最新资料推荐1.写出多模加减计数器的VHDL 源程序。2.叙述多模加减计数器的工作原理。SF = 1加标志， SF=0减标志3.画出计数器工作波形图.LIBRARY IEEE;

3、USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CHANGABLE ISPORT(CLK,RESET,SF:IN STD_LOGIC;SIZE:IN STD_LOGIC_VECTOR(6 DOWNTO 0);DO:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY CHANGABLE;ARCHITECTURE C_SIZE OF CHANGABLE ISSIGNAL C_COUNT: STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(CLK,RESET,SF,SIZE)VARIABLE TP:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINIF(RESET = 1)THENC_COUNT0);ELSIF(CLKEVENT AND CLK = 1)THENIF(SF=1)THENTP:=C_COUNT+SIZE;IF(TP79)THENC_COUNT0);ELSEC_COUNT=C_COUNT+SIZE;END IF;ELSEIF(TP SIZE)THENC_COUNT0);ELSEC_COUNT=C_COUNT-SIZE;END IF;END IF;E

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