单片机8086CPU.ppt

1、第五章 8086CPU总线结构和时序,5.1 8086系统总线结构 5.2 8086系统总线时序,5.1 8086系统总线结构,两级总线：微处理器级总线CPU的输入输出引脚；系统级总线CPU通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线。,总线控制逻辑：微处理器级总线和系统级总线之间的接口逻辑电路。,总线周期：8086CPU通过总线对存储器和I/0接口进行一次访问所需的时间，一个基本的总线周期包括4个时钟周期。,最小方式：只有一个微处理器8086 ，所有控制信号由8086产生。该模式适用于规模较小的微机应用系统。,最大方式：系统有两个或多个同时执行指令的微处理器，其中一个主

2、处理器就是8086，其它的处理器称协处理器（数值协处理器8087和输入/输出协处理器8089）。最大模式用在中、大规模的微机应用系统中。,5.1 8086系统总线结构,5.1.1 两种工作方式下的公用引脚,电源、接地引脚 ： VCC、GND（1和20）,时钟信号：CLK，方波信号，占空比约为33%,8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。,20根地址/数据线； 16根控制线，其中8根在两种工作方式下名称和功能相同。, AD15AD0（双向，三态） 低16位地址/数据的复用引脚线，分时复用。, A19/S6A16/S3（输出、三态） 地址/状态复用引脚。S6总为低电

3、平；S5反映当前允许中断标志的状态；S4、S3指示当前所使用的段寄存器。,5.1.1 两种工作方式下的公用引脚,地址/数据总线,S4和S3功能表,5.1.1 两种工作方式下的公用引脚,地址/数据总线,公用控制总线,（3）NMI（输入）：非可屏蔽中断请求信号，上升沿有效。,（4）INTR（输入）：可屏蔽中断请求信号，高电平有效。IF=1，允许；IF=0，屏蔽。,5.1.1 两种工作方式下的公用引脚,（5）RESET（输入）：复位引脚，高电平有效。复位时，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES及指令队列进行清零操作，将CS设置为0FFFFH。,（6）READY（输入）：

4、“准备好”信号引脚，高电平有效，表明内存单元或I/O端口已经准备好。,5.1.1 两种工作方式下的公用引脚,公用控制总线,5.1.1 两种工作方式下的公用引脚,公用控制总线,5.1.1 公用引脚,公用控制总线,一、 最小模式下的典型配置,5.1.2 最小方式下引脚定义和系统总线结构,8086最小方式系统的系统总线结构,5.1.2 最小方式下引脚定义和系统总线结构,8286 或8287 T OE,MN/MX RD WR CLK READY M/IO RESET ALE A19-A16 BHE AD15-AD0 8086 DT/R DEN,STB 8282,8284 RES,存储器,I/O,数据总

5、线,地址总线,地址总线,地址/数据,VCC,VCC,BHE,8286 T OE,二、 最小模式下的24-31引脚,（2） ALE（输出）：地址锁存允许信号，高电平有效。 ALE信号不能被浮空。,（5） HOLD（输入）：总线保持请求信号，高电平有效。,（6） HLDA（输出）：总线保持响应信号，高电平有效。,5.1.2 最小方式下引脚定义和系统总线结构,2. 最小模式下的24-31引脚,二、 最小模式下的24-31引脚,M/IO,RD,WR,操作类型,读I/O,写I/O,读存储器,写存储器,5.1.2 最小方式下引脚定义和系统总线结构,三、 8282、8286和8284A,1地址锁存器8282

6、,8282内部逻辑图,5.1.2 最小方式下引脚定义和系统总线结构,三、 8282、8286和8284A,2总线收发器8286,8286内部逻辑图,5.1.2 最小方式下引脚定义和系统总线结构,三、 8282、8286和8284A,3时钟发生器8284A,8284时钟电路的连接,5.1.2 最小方式下引脚定义和系统总线结构,一、 最大模式下的典型配置,5.1.3 最大方式下引脚定义和系统总线结构,8086最大方式系统的系统总线结构,5.1.3 最大方式下引脚定义和系统总线结构,8086 CLK READY RESET A19-A16 BHE AD15-AD0 MN/MX,STB 8282,82

7、86 T OE,8284 RES,存储器,I/O,数据总线,地址总线,地址总线,地址/数据,VCC,BHE,S0 S1 S2,CLK 8288 DT/R S0 S1 S2 ALE DEN,IOWC IORC MWTC MRDC,1,1,二、 最大模式下的24-31引脚,（1）QS1、QS0（输出）：指令队列状态线，用来提供8086内部指令队列的状态。,5.1.3 最大方式下引脚定义和系统总线结构,（2）S2/S1/S0（输出、三态）：状态信号输出线，这3位状态的组合表示CPU当前总线周期的操作类型。8288总线控制器接收这3位状态信号的编码并产生相应的控制信号。,二、 最大模式下的24-31引

8、脚,5.1.3 最大方式下引脚定义和系统总线结构,二、 最大模式下的24-31引脚,（4）LOCK（输出、三态）：总线封锁信号，低电平有效。该 信号有效时，不允许总线上的主设备占用总线。 由前缀指令LOCK产生，且保持下一条指令执行完毕； 在中断响应时，在连续两个响应周期之间，信号也有效； 在DMA操作时，引脚被浮空。,5.1.3 最大方式下引脚定义和系统总线结构,三、 总线控制器8288,5.1.3 最大方式下引脚定义和系统总线结构,l指令周期：执行一条指令所需要的时间，有若干总线周期组成。 l总线周期（机器周期）：CPU进行一次数据传输所需的时间。一个总线周期至少包括 4个T状态。 lT状

9、态（时钟周期）：CPU处理动作的最小单位位时间。就是时钟信号CLK的周期。,5.2 8086系统总线时序,一、基本概念,8086最小方式系统读总线周期时序图,二、最小方式系统总线周期,读周期,8086最小方式系统写总线时序图,二、最小方式系统读写时序,写周期,从CPU中止现行程序转中断服务程序这一过程,用两个总线周期。 第一个响应周期：使AD15-AD0、/S7、A19/S6-A16/S3悬空。 第二个响应周期：外设向数据总线上输送一个字节的中断类型号。 每一响应周期的T1状态输出一个高电平脉冲，作为地址锁存信号。,中断响应周期,二、最小方式系统总线周期,中断响应周期,当系统中CPU之外的总线

10、主设备需要占用总线时，向CPU发出一个总线保持请求信号HOLD，该信号可能与时钟信号不同步。CPU在每个时钟周期的上升沿检测到该信号时，在当前总线周期的T4后或下一个总线周期的T1后，CPU发出HLDA信号，并让出总线。,总线保持请求和总线授予时序,二、最小方式系统总线周期,最小方式系统中的总线请求和总线授予时序,三、最大方式系统读写时序,（1）用于8282锁存器和8286收发器的控制信号、读写信号和INTA信号在最大方式系统中均由8288总线控制器根据CPU输出的3个状态位 S2、S1和S0的状态产生。,读写周期,和最小方式系统的区别：,（2）存储器/IO读写控制信号不同。,（3）8288输出的数据允许信号DEN与最小方式下CPU产生的 DEN极性相反，使用时经反相加到8286的O