8-15-3触发器的电路结构和工作原理VIP

1、5.3触发器的电路结构和工作原理5.3.1 主从触发器5.3.2 维持阻塞触发器*5.3.3利用传输延时的触发器5.3.4触发器的动态特性5.3触发器的电路结构和工作原理1. 锁存器与触发器锁存器在E的高(低)电平期间对信号敏感EE触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的CPCP5.3触发器的电路结构和工作原理5.3.1主从触发器1. 电路结构 C主锁存器从锁存器CG1 QQQTG1TG3G311主锁存器与从锁存器结构相同TGTGDTG2TG4CCTGTGCCCCTG1和TG4的工作状态相同QG2G4TG2和TG3的工作状态相同C1CP

2、C112. 由传输门组成的CMOS边沿D触发器工作原理：(1) CP=0时:=1，C=0，CCC1CPTG1导通，TG2断开输入信号D 送入主锁存器。Q跟随D端的状态变化，使Q=D。TG3断开，TG4导通从锁存器维持在原来的状态不变。主锁存器 从锁存器CG1 CQTG1TG3G3DTG1QTG1QCTG2CTG4CTGCCTGCQG2G411工作原理：(2) CP由0跳变到1 :=0，C=1，CCC1CPTG1断开，TG2导通输入信号D 不能送入主锁存器。主锁存器维持原态不变。TG3导通，TG4断开从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号主锁存器 从锁存

3、器CG1 CQTG1TG3G3DTG1QTG1QCTG2CTG4CTGCCTGCQG2G411。2. 典型集成电路74HC/HCT74 中D触发器的逻辑图CCTG311TG1Q1TG11TG DG3G1TG21QC CTG4CTGTGCCCCCC111RG4G2D1SD174HC/HCT74的逻辑符号和功能表74HC/HCT74的功能表具有直接置1、直接置0，正边沿触发的D功能触发器国标逻辑符号1SQ1C1DQ1R2SQ2C2DQ2R1D 2D 输入输出S DRDCPDQQLHHLHLLHLLHHS DRDCPDQn+1Qn+1HHLLHHHHHL维持阻塞触发器5.3.21. 电路结构与工作原

4、理G1&Q1响应输入D和置C0P维信持号线G5QS根据S R确定触发器的状态&2&QG2CPG3Q3&R Q&G6Q4DG4&13&2、工作原理CP = 0Q4= DQ1 = DQn+1=QnD信号存于Q4 D 信号进入触发器,为状态刷新作好准备4GQ 1 DQ0GC PG2 Q 31 R&QG6DQ 4DQ 2 1 SG&513&Qn+1= D当CP 由0 跳变为1在CP脉冲的上升沿，触法器按此前的D信号刷新G&Q 1DGS1Q 2D&5 Q 0GG2C P Q 3D&0R Q 1G6Q 4DDG0&13当CP =1D信号不影响 S 、R 的状态，Q的状态不变置1维持线G&Q 1 1置0 阻

5、塞线012 Q GG2C P 1Q 31&RQ&G&0Q 4DG在CP脉冲的上升沿到来瞬间使触发器的状态变化QS0 G&5&2. 典型集成电路74LS74SD& QRD&C Q&DSD CP D RDSC11D RQ Q触发器的动态特性5.3.4动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。保持时间脉冲宽度建立时间DtHtSUtWCtPHLtPL Tcmin QQ传输延时时间tPHLtPLH传输延时时间C D1D 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。保持时间tH：保证D状态可靠地传送到Q触发脉冲宽度tW：保证内部各门正确翻转。传输延迟时间tPLH和tPHL：