西电电院EDA实验报告

1、.EDA实验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一： QUARTUS II 软件使用及组合电路设计仿真一、实验目的：学习 QUARTUS II 软件的使用，掌握软件工程的建立、 VHDL源文件的设计和波形仿真等基本内容；.二、实验内容：1. 四选一多路选择器的设计首先利用 Quartus 完成 4 选 1 多路选择器的文本编辑输入 (mux41a.vhd) 和仿真测试等步骤，给出仿真波形。1. 、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所以它是一个多输入、单输出的组合逻辑电路

2、。功能：当选择控制端s10=00 时，输出； s10=01 时，输出；s10=10 时，输出；s10=11 时，输出。2. 、逻辑器件符号3. 、VHDL语言4. 、波形仿真.5. 、仿真分析由波形可知：当s10=00 时， y 的波形与 a 相同；当 s10=01 时， y 的波形与 b 相同；当 s10=10 时， y 的波形与 c 相同；当 s10=11 时， y 的波形与 d 相同；与所要实现的功能相符，源程序正确。2. 七段译码器程序设计仿真1. 、功能及原理7 段数码是纯组合电路，通常的小规模专用IC ，如 74 或 4000 系列的器件只能作十进制BCD码译码，然而数字系统中的数

3、据处理和运算都是2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用 VHDL译码程序在 FPGA或 CPLD中实现。实验中的数码管为共阳极，接有低电平的段发亮。例如当 LED7S输出为 0010010 时，数码管的 7 个段： g、f 、e、d、c、b、a 分别接 0、0、1、0、0、1、0，于是数码管显示 “5。”2. 、逻辑器件符号3. 、VHDL语言.4. 、波形仿真5. 、仿真分析由仿真波形可以直观看到，当A=“0000”时， led7s=1000000 ，数码管显示为 0；A=“0001”时， led7s=1111001 ，数码管显示为

4、1；.依此可验证波形.仿真结果完全符合预期，源程序正确。三. 实验心得在第一次上机实验中，我们通过对 EDA设计软件 Quartus 使用，初步学会了它的使用方法。在实验中我们编写程序，编译，进行时序仿真以验证程序对错等。在完成 VHDL的编辑以后，进行编译，结果出现了很多错误，在细心的检查之下，最终将 VHDL描述修改成功并且通过了编译，在编译过程中我了解到很多在书本上没有理解的知识。总的来说，通过上机实验，我激发了对EDA 学习的兴趣，也对这门课程有了更深的理解，对 EDA 设计软件 Quarter 的使用也更加熟练。实验二计数器设计与显示一、 实验目的（ 1）、熟悉利用 QUARTUS

5、II中的原理图输入法设计组合电路，掌握层次化设计的方法 ;（ 2）、学习计数器设计、多层次设计方法和总线数据输入方式的仿真，并进行电路板下载演示验证。二、实验内容1、完成计数器设计（ 4 位二进制加减可控计数器）（ 1）、功能及原理含有异步清零和计数使能的 4 位二进制加减可控计数器：清零端 reset ：低电平有效，异步清零，即 reset=0 时，无论时钟处于什么状态，输出立即置零。使能端 enable ：高电平有效，即enable=1 时，计数器开始计数；enable=0.时，计数器停止计数。加减控制端 updown：当 updown=0时，为减法计数器；当 updown=1时，为加法计

6、数器。2. 、逻辑器件符号3. 、VHDL语言.4. 、波形仿真updown=1时，为加法计数：updown=0时，为减法计数：5. 、仿真分析由以上两个波形很容易看出， enable=1 时，计数器开始计数； reset=0 时，计数器置零； updown=0 时，减法计数； updown=1 时，加法计数； co 为进位端。符合设计初衷。2、50M分频器的设计（ 1）、功能及原理.50M 分频器的作用主要是控制后面的数码管显示的快慢。即一个模为 50M 的计数器，由时钟控制，分频器的基本原理与上述计数器基本相同。分频器的进位端 co 用来控制加减计数器的时钟，将两个器件连接起来。（ 2）、

7、逻辑器件符号（ 3）、VHDL语言(4) 、波形仿真.(5) 、仿真分析由波形仿真可以看出， enable=1 时，由 0 开始计数，由于计数器模值较大，故只显示了一部分波形，计数范围由0 到 50M。3、七段译码器程序设计在实验一中已给出具体程序及仿真结果，不再赘述。4、计数器显示译码设计与下载以前面设计的七段译码器 decl7s 和计数器为底层元件，完成“计数器显示译码”的顶层文件设计。计数器和译码器连接电路的顶层文件原理图如下：原理图连接好之后就可以进行引脚的锁定，然后将整个程序下载到已经安装好的电路板上，即可进行仿真演示。三. 实验心得实验三：大作业设计（循环彩灯）一、实验目的：综合应

8、用数字电路的各种设计方法，完成一个较为复杂的电路设计；二 . 设计目标设计一个循环彩灯控制器，该控制器可控制 10 个发光二极管循环点亮、间隔点亮或者闪烁等花型。要求至少设计三种以上花型，用按键控制花型之间的.转换，并用数码管显示当前花型。三 . 实验分工陈硕负责代码搜查与编写，王 卓 负 责 电 路 连 接 与 引 脚 编 写四 . 设计流程1 、分频器的设计所用 50M分频器在实验二中已有具体说明，不再赘述。2. 彩灯控制器的设计1. 、功能及原理清零端 reset ：高电平有效，异步清零。即当 reset=1 时，灯全灭。使能端 enable ：enable=1 时，彩灯工作。花样控制端

9、 s10： s10 取不同的值来控制花样的转换。led10s：控制 10 个 led 灯的亮灭。（ 2）、逻辑器件符号（ 3）、VHDL语言.3.七段译码器设计（1）、功能原理原理在实验一中已详细说明，功能是显示花样序号。（2）、VHDL语言4. 顶层文件原理图如下：5. 仿真波形第一种波形：（从左到右依次点亮，再从右到左依次点亮）.第二种波形：（从左到右依次两两点亮，再从右到左依次两两点亮）第三种波形：（从内到外顺次展开点亮）第四种波形：（闪烁点亮）.6. 仿真分析由波形仿真结果可知，源程序正确。五 . 实验心得这次实验在参考资料的基础上，加以修改，使程序满足设计要求。因为本次实验完全靠独立

10、完成，在设计过程中出现了很多问题，编译和波形仿真的过程中都不顺利，在和同学交流探讨的过程中，一一将这些问题解决，最终成功设计出了四种花型。通过这次实验，我真正体会到了 EDA 这门课的乐趣，提高了自身的能力。课后习题Ex1: 三态缓冲器 :Input2 选 1 多路选择器 :outputsenableeln0IoutIn1putEx2:ENTITYmux4ISPORT（A，B，C，D：INBit；S：INBit_Vector（3DOWNTO0）；Y：OUTBit）；.ENDmux4；ARCHITECTUREbehav1OFmux4ISBEGINmux4_p1：PROCESS （ A， B， C

11、， D， S）BEGINIFS=1110 THENY=A；ELSIFS=1101 THENY=B；ELSIFS=1011 THENY=C；ELSES=0111THENY=D；ELSEY=1；ENDIF；ENDPROCESSmux4_p1；ENDbehav1；ARCHITECTUREbehav2OFmux4ISBEGINYYYYYY temp temp output output=temp;end case;end process;end pr1;Ex4:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_

12、LOGIC; -输入选择信号CLK0:IN STD_LOGIC; - 输入信号OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIF CLK EVENTAND CLK=1.THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02:PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;ENDPROCESS;Ex5:librar

13、y ieee;use ieee.std_logic_1164.all;entity h_sub isport(x,y:in std_logic;diff,s_out:out std_logic);end h_sub;architecture one of h_sub isbegindiff=x xor y;s_out=(not x) and y;end one;library ieee;use ieee.std_logic_1164.all;entity or_2 isport(a,b:in std_logic;q:out std_logic);end or_2;architecture on

14、e of or_2 isbeginqx,y=y,diff=e,s_out=f);h_suber2:h_sub port map(x=e,y=sub_in,diff=diff,s_out=g); or21:or_2 port map(a=g,b=f,q=s_out);end one;library ieee;use ieee.std_logic_1164.all;entity f_sub8 isport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic;diff:out std_logic_vector(7 downto 0);s_o

15、ut:out std_logic);end f_sub8;architecture one of f_sub8 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(6 downto 0);beginh_suber1:f_sub portmap(x=x(0),y=y(0),sub_in=sub_in,diff=diff(0),s_out=e(0);h_suber2:f_sub portmap(x=x(1),y=y(1),sub

16、_in=e(0),diff=diff(1),s_out=e(1);h_suber3:f_sub portmap(x=x(2),y=y(2),sub_in=e(1),diff=diff(2),s_out=e(2);h_suber4:f_sub portmap(x=x(3),y=y(3),sub_in=e(2),diff=diff(3),s_out=e(3);h_suber5:f_sub portmap(x=x(4),y=y(4),sub_in=e(3),diff=diff(4),s_out=e(4);h_suber6:f_sub portmap(x=x(5),y=y(5),sub_in=e(4)

17、,diff=diff(5),s_out=e(5);h_suber7:f_sub portmap(x=x(6),y=y(6),sub_in=e(5),diff=diff(6),s_out=e(6);h_suber8:f_sub portmap(x=x(7),y=y(7),sub_in=e(6),diff=diff(7),s_out=s_out);.end one;library ieee;use ieee.std_logic_1164.all;entity f_sub81 isport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic

18、;diff:out std_logic_vector(7 downto 0);s_out:out std_logic);end f_sub81;architecture one of f_sub81 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(8 downto 0);begine(0)=sub_in;s_outx(i),y=y(i),sub_in=e(i),diff=diff(i),s_out=e(i+1);end generate q1;end one;Ex6: 设计框图为：NNQ10)Y开始EN ，CLC,CLKCLC= 0CLK EVENTCLK= 1EN= 1Q1=Q1 -1Q1=Q1+1Q=Q1（1）程序：LIBRARY IEEE;.USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt16 ISPORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR( 15 DOWNTO 0);END cnt16;ARCHITECTU