第八章 可编程逻辑器件

1、第八章 可编程逻辑器件8.1 概述8.2 现场可编程逻辑阵列（FPLA）8.3 可编程阵列逻辑（PAL）8.4 通用阵列逻辑（GAL）8.5 可擦除的可编程逻辑器件（EPLD）8.6 现场可编程门阵列（FPGA）8.7 PLD的编程（无图）8.8 在系统可编程逻辑器件（ISPPLD）返回概述8.1 图8.1.1PLD电路中门电路的惯用画法（a）与门 （b）输出恒等于0的与门 （c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器返回图8.1.1PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器返回8.2现场可编程逻辑阵列（F

2、PLA） 图8.2.1 FPLA的基本电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构返回图8.2.1FPLA的基本电路结构返回图8.2.2FPLA的异或输出结构返回图8.2.3时序逻辑型 FPLA的电路结构返回可编程阵列逻辑（PAL）8.3图8.3.1图8.3.2图8.3.3图8.3.4图8.3.5图8.3.6图8.3.7图8.3.8图 8.3.9 图8.3.10 图8.3.11图8.3.12PAL器件的基本电路结构编程后的PAL电路具有互补输出的专用输出结构PAL的可编程输入/输出结构带有异或门的可编程输入/输出结构PAL的寄存器输出结构PAL的

3、异或输出结构 PAL的运算选通反馈结构产生16种算术、逻辑运算的编程情况PAL14H4按式 8.3.2 编程后的逻辑图例 8.3.2输出状态的卡诺图例 8.3.2中编程后的PAL16R4的逻辑图返回图8.3.1PAL器件的基本电路结构返回图8.3.2编程后的PAL电路返回图8.3.3具有互补输出的专用输出结构返回图8.3.4PAL的可编程输入/输出结构返回图8.3.5带有异或门的可编程输入/输出结构返回图8.3.6PAL的寄存器输出结构返回图8.3.7PAL的异或输出结构返回图8.3.8PAL的运算选通反馈结构返回图8.3.9产生16种算术、逻辑运算的编程情况返回图8.3.10PAL14H4按

4、式 8.3.2 编程后的逻辑图返回图8.3.11例 8.3.2输出状态的卡诺图返回图8.3.12例 8.3.2中编程后的PAL16R4的逻辑图返回8.4通用阵列逻辑（GAL）图8.4.1图8.4.2图8.4.3图8.4.4图8.4.5GAL16V8的电路结构图 由3个编程单元构成的与门GAL16V8编程单元的地址分配OLMC的结构框图GAL16V8结构控制字的组成图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式图8.4.7图8.4.8GAL的输入缓冲器电路GAL的输

5、出缓冲器电路图8.4.9GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时返回图8.4.1GAL16V8的电路结构图返回图8.4.2由3个编程单元构成的与门返回图8.4.3GAL16V8编程单元的地址分配返回图8.4.4OLMC的结构框图返回图8.4.5GAL16V8结构控制字的组成返回图8.4.6OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式 （b）专用组合输出模式 （c）反馈组合输出模式（d）时序电路中的组合输出模式 （e）寄存器输出模式返回图8.4.7GAL的输入缓冲器电路返回图8.4.8GAL的输出缓冲器电路返回图8.4.9GAL的静态输出特性（a）

6、输出为高电平时（b）输出为低电平时返回可擦除的可编程逻辑器件（EPLD）8.5 图8.5.1 图8.5.2 图8.5.3 图8.5.4 图8.5.5AT22V10的电路结构框图每组乘积项分为两部分的可编程结构与或逻辑阵列的乘积项共享结构AT22V10的OLMC电路结构图ATV750的OLMC电路结构图返回图8.5.1AT22V10的电路结构框图返回图8.5.2每组乘积项分为两部分的可编程结构返回图8.5.3与或逻辑阵列的乘积项共享结构返回图8.5.4AT22V10的OLMC电路结构图返回图8.5.5ATV750的OLMC电路结构图返回8.6现场可编程门阵列（FPGA）FPGA的基本结构框图FP

7、GA内静态存储器的存储单元XC2064的IOB电路XC2064的CLB电路图8.6.1图8.6.2图8.6.3图8.6.4图8.6.5XC2064中CLB的3种组态（a）四变量任意函数（b）两个三变量任意函数（c）五变量逻辑函数图8.6.6图8.6.7图8.6.8图 8.6.9 图8.6.10 图8.6.11 图8.6.12 图8.6.13 图8.6.14二变量通用逻辑模块的原理图XC2064中CLB的存储电路FPGA内部的互连资源开关矩阵和可编程连接点利用水平和垂直通用连线和开关矩阵实现连接用直接连线实现连接XC2064的主并装载模式（a）电路接法（b）写入数据的时序图石英晶体振荡器电路装载

8、过程的流程图返回图8.6.1FPGA的基本结构框图返回图8.6.2FPGA内静态存储器的存储单元返回图8.6.3XC2064的IOB电路返回图8.6.4XC2064的CLB电路返回图8.6.5XC2064中CLB的3种组态（a）四变量任意函数 （b）两个三变量任意函数（c）五变量逻辑函数返回图8.6.6二变量通用逻辑模块的原理图返回图8.6.7XC2064中CLB的存储电路返回图8.6.8FPGA内部的互连资源返回图8.6.9开关矩阵和可编程连接点返回图8.6.10利用水平和垂直通用连线和开关矩阵实现连接返回图8.6.11用直接连线实现连接返回图8.6.12XC2064的主并装载模式（a）电路

9、接法 （b）写入数据的时序图返回图8.6.13石英晶体振荡器电路返回图8.6.14装载过程的流程图返回8.8在系统可编程逻辑器件（ISPPLD）图8.8.1图8.8.2图8.8.3图8.8.4图8.8.5ispGAL16z8的电路结构框图ispGAL16z8编程操作流程图ispLSI1032的电路结构框图ispLSI1032的逻辑功能划分框图通用逻辑模块（GLB）的电路结构图8.8.6 GLB的其它几种组态模式（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式图8.8.7图8.8.8图8.8.9图8.8.10输入/输出单元（ IOC ）的电路结构IOC 的 各 种 组 态 ispLSI器件的编程接口ispGDS22的结构框图图8.8.11 ispGDS22的输入/输出单元（ IOC ）返回图8.8.1ispGAL16z8的电路结构框图返回图8.8.2ispGAL16z8编程操作流程图返回图8.8.3ispLSI1032的电路结构框图返回图8.8.4ispLSI1032的逻辑功能划分框图返回图8.8.5通用逻辑模块（GLB）的电路结构返回图8.8.6GLB的其它几