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EDA数字钟的设计.ppt

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EDA数字钟的设计.ppt

EDA数字钟的设计1.设计思想2.设计过程2.1数字钟原理图3.K4模块原理图4.系统仿真图5.OVER1.设计思想基于VHDL语言,用Top_Down的思想进行设计。1.1确定总体结构,如图1-1所示。图1-1时间计数显示模块数码管显示2.设计过程resclkring整点报时接数码管的a~gQ[6..0]hrtmp设置时min10tmp设置分10位2.1数字钟原理图用来选择显示的数码管及对应的数,进行循环扫描显示对于给定的信号,输出对应的数,送到七段码译码器。对于输入的4位BCD码进行译码,输出7位2.2数字钟各部分组成模块单元模块设计部分分四个部分,介绍数字钟选择显示数码管和对应的数模块CN6,信号选择模块SEL61,七段码译码器模块DISP和复位,秒,分,时显示,设置模块。图1-2libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycn6isport(res,clk:instd_logic;cout:outstd_logic_vector(2downto0));endcn6;2.2.1CN6模块的设计即无进位的六进制计数器,由此提供选择信号,可提供选择信号,选择显示的数码管及对应的数,循环扫描显示。如图1-2

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