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EDA数字钟的设计.ppt

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EDA数字钟的设计.ppt

EDA数字钟的设计1设计思想2设计过程21数字钟原理图3K4模块原理图4系统仿真图5OVER1设计思想基于VHDL语言,用TOP_DOWN的思想进行设计。11确定总体结构,如图11所示。图11时间计数显示模块数码管显示2设计过程RESCLKRING整点报时接数码管的AGQ60HRTMP设置时MIN10TMP设置分10位21数字钟原理图用来选择显示的数码管及对应的数,进行循环扫描显示对于给定的信号,输出对应的数,送到七段码译码器。对于输入的4位BCD码进行译码,输出7位22数字钟各部分组成模块单元模块设计部分分四个部分,介绍数字钟选择显示数码管和对应的数模块CN6,信号选择模块SEL61,七段码译码器模块DISP和复位,秒,分,时显示,设置模块。图12LIBRARYIEEE;USEIEEESTD_LOGIC_1164ALL;USEIEEESTD_LOGIC_UNSIGNEDALL;ENTITYCN6ISPORTRES,CLKINSTD_LOGIC;COUTOUTSTD_LOGIC_VECTOR2DOWNTO0;ENDCN6;221CN6模块的设计即无进位的六进制计数器,由此提供选择信号,可提供选择信号,选择显示的数码管及对应的数,循环扫描显示。如图12

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