数字移相信号发生器设计.doc

数字移相信号发生器设计摘要本文介绍了基于FPGA芯片的直接数字频率合成器（DDS）的设计方法，并讨论了基于DDS技术的数字移相信号发生器的VHDL设计。本次设计采用相位累加器构成DDS控制电路，利用ROM存储正弦信号数据,再经过DA转换成波形输出。这种电路系统具有较高的频率分辨率，可以实现快速的频率切换，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。这里用一个加法器作为相位调制器对ROM地址产生偏移量，用一个乘法器作为幅度调制器对ROM数据的变化。对于频率字、相位字、幅度字的输入采用一个数据分配器控制；同时对输出显示采用一个数据选择器控制。因为DDS的实现依赖于高速、高性能的数字器件，使用现场可编程器件FPGA，利用其高速、高性能及可重构性的特性，就能根据需要方便地实现各种不同频率的信号输出。一、设计方案讨论频率合成主要有三种方法直接模拟合成法、锁相环合成法和直接数字合成法（DIRECTDIGITALFREQUENCYSYNTHESIS,一般简称DDS）。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参考频率中产生多个所需的频率。该方法频率转换时间短，但是体积大、功耗大，目前已基本不被采用。锁相环合成法通过锁相环完成频率的加、减、乘、除运算。该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛，但存在高分辨率和快转换速度之间的矛盾，一般只能用于大步进频率合成技术中。DDS是近年来迅速发展起来的一种新的频率合成方法。该方法与前两种方法相比，这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，可以实现可编程和全数字化，控制灵活方便，并具有极高的性价比。DDS的原理框图如图1，控制电路按照一定的地址关系从存储器中读取数据，进行数摸转换，就可以得到一定频率的输出波形，再通过滤波器对输出波形进行平滑处理。图1DDS原理框图基于FPGA的DDS控制电路的实现有采用相位累加和比例乘法器两种方案，下面将分别介绍。（1）、电路如图2所示，相位累加器由Ｎ位加法器与Ｎ位相位寄存器级联构成，类似于一个简单的加法器。每来一个时钟脉冲FCLK，加法器就将频率控制字M与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位寄存器输入端。相位寄存器在下一个时钟的作用下就将加法器在上一个时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器继续