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毕业设计]基于VHDL的3B4B线路编码解码实现.doc

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毕业设计]基于VHDL的3B4B线路编码解码实现.doc

基于VHDL的3B4B线路编码/解码实现摘要:mBnB码是光纤通信系统中常用的码型之一,本次设计了一种简单实用的3B4B编码方法,并提出了用Altera开发系统的硬件描述语言VHDL实现全数字3B4B编译码电路的设计思想和方法,最后给出了波形仿真结果。本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL语言设计方法。关键词:3B4B码;FPGA;VHDL语言;波形仿真编码部分(Encode3B4B):一、3B4B编码原理大多数mBnB码都采用两种模式编码,两种模式交替使码字中的不均值为零。这种编码电路多采用可编程只读存储器PROM查找表的方法实现。下面介绍一种3B4B码,可用更为简单的电路实现,其编码规则具体说明如下:先将输入的数字信号每3b为一码字,在同样长的时间间隔内变换成4b一组的输出码字。①变换后4b的一个码字中,第1与第4比特位分别由变换前3b码字中的第1与第3比特位取反而得到;②变换前的第1与第2比特位分别作为变换后的第2与第3比特位。其编码情况如表1所示。表13B4B编码表3B0000010100111001011101114B10011000101110100101010001110110二3B4B的编码电路设计3B4B编码电路的工作原理:为了实现3B4B编码,本设计是以随机码作为输入的数字信号。因此,完整的3B4B编码电路包括分频电路、串并转换电路、编码电路和并串转换电路组成,如图1所示。图11:分频模块:a三分频序列发生器的输入时钟脉冲三分频,从而可以实现每输入3BIT的串行信号就同步转换输出出三位的并行信号,实现时钟信号的同步。b四分频序列发生器的输入时钟脉冲四分频,从而可以实现每输入4BIT的并行信号就把转换给变量ifclk4 eventandclk4= 1 thenREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGshift_outshift_outshift_outshift_outshift_out<= X ;endcase;endprocess;三仿真效果:仿真时,在F引脚输1,选第二的码表,串口输入111,对应的编码输出为0010.解码部分(Encode3B4B):设计要求:1)资料查找,系统总体的设计思路2)方案比较(方案分析、比较、总结)3)总体方案的

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