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毕业设计]基于VHDL的3B4B线路编码解码实现.doc

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毕业设计]基于VHDL的3B4B线路编码解码实现.doc

基于VHDL的3B4B线路编码/解码实现摘要MBNB码是光纤通信系统中常用的码型之一,本次设计了一种简单实用的3B4B编码方法,并提出了用ALTERA开发系统的硬件描述语言VHDL实现全数字3B4B编译码电路的设计思想和方法,最后给出了波形仿真结果。本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL语言设计方法。关键词3B4B码;FPGA;VHDL语言;波形仿真编码部分(ENCODE3B4B)一、3B4B编码原理大多数MBNB码都采用两种模式编码,两种模式交替使码字中的不均值为零。这种编码电路多采用可编程只读存储器PROM查找表的方法实现。下面介绍一种3B4B码,可用更为简单的电路实现,其编码规则具体说明如下先将输入的数字信号每3B为一码字,在同样长的时间间隔内变换成4B一组的输出码字。①变换后4B的一个码字中,第1与第4比特位分别由变换前3B码字中的第1与第3比特位取反而得到;②变换前的第1与第2比特位分别作为变换后的第2与第3比特位。其编码情况如表1所示。表13B4B编码表3B0000010100111001011101114B10011000101110100101010001110110二3B4B的编码电路设计3B4B编码电路的工作原理为了实现3B4B编码,本设计是以随机码作为输入的数字信号。因此,完整的3B4B编码电路包括分频电路、串并转换电路、编码电路和并串转换电路组成,如图1所示。图11分频模块A三分频序列发生器的输入时钟脉冲三分频,从而可以实现每输入3BIT的串行信号就同步转换输出出三位的并行信号,实现时钟信号的同步。B四分频序列发生器的输入时钟脉冲四分频,从而可以实现每输入4BIT的并行信号就把转换给变量IFCLK4EVENTANDCLK41THENREGQ;2串并转换模块(用循环移位实现)CLK0来一次有效,Y接收串行的数据就向右移一位,当三分频的信号CLK3有效时把Y输出。ARCHITECTUREONEOFSER2PARISSIGNALQSTD_LOGIC_VECTOR2DOWNTO0;BEGINP1PROCESSCLK0VARIABLENINTEGER0;BEGINIFCLK0EVENTANDCLK01THENQSHIFT_INQ2DOWNTO1;ENDIF;ENDPROCESSP1;P2PROCESSCLK3BEGINIFCLK3EVENTANDCLK31THENYQ;ENDIF;ENDPROCESSP2;3编码根据自己的码表,确定3位码对应的4位码,利用类似查表的方法,把输入的三位数据当作ROM中的地址,然后输出对应的4位码。线路码(4B)信号码(3B)模式2(负组)模式1(正组)WDS码子WDS码子2001021101111721000201111106010100101010150100101001100400110001100113001010010101022000121110001120100210110000线路码()信号码()模式(负组)模式(正组)码子码子ARCHITECTUREONEOFPROMISSIGNALREGSTD_LOGIC_VECTOR3DOWNTO0;BEGINP1PROCESSY,FBEGINIFF0THENCASEYISWHEN000REG1011;11WHEN001REG1110;14WHEN010REG0101;5WHEN011REG0110;6WHEN100REG1001;9WHEN101REG1010;10WHEN110REG0111;7WHEN111REG1101;13WHENOTHERSREGNULL;ENDCASE;ENDIF;IFF1THENCASEYISWHEN000REG0100;4WHEN001REG0001;1WHEN010REG0101;5WHEN011REG0110;6WHEN100REG1001;9WHEN101REG1010;10WHEN110REG1000;8WHEN111REG0010;2WHENOTHERSREGNULL;ENDCASE;ENDIF;ENDPROCESSP1;P2PROCESSCLK3BEGINIFCLK3EVENTANDCLK31THENQREG;ENDIF;ENDPROCESSP2;4并串转换把编码实现的4位码,由并行转换为串行输出。ARCHITECTUREONEOFPAR2SERISSIGNALNINTEGERRANGE0TO3;SIGNALREGSTD_LOGIC_VECTOR3DOWNTO0;BEGINP1PROCESSCLK4,QBEGINIFCLK4EVENTANDCLK41THENREGQ;ENDIF;ENDPROCESSP1;PROCESSCLK0,REG,NBEGINIFCLK0EVENTANDCLK01THENIFN3THENN0;ELSENN1;ENDIF;ENDIF;CASENISWHEN0SHIFT_OUTREG0;WHEN1SHIFT_OUTREG1;WHEN2SHIFT_OUTREG2;WHEN3SHIFT_OUTREG3;WHENOTHERSSHIFT_OUTX;ENDCASE;ENDPROCESS;三仿真效果仿真时,在F引脚输1,选第二的码表,串口输入111,对应的编码输出为0010解码部分(ENCODE3B4B)设计要求1)资料查找,系统总体的设计思路2)方案比较方案分析、比较、总结3)总体方案的设计与任务细分(系统功能模块总图)4)各功能模块设计(模块的实现方案、算法比较、编程、功能和时序仿真)实验报告撰写(各自撰写自己完成的部分,具备总体设计方案、TOP系统图、各功能模块的设计思路、系统调试、仿真和课题总结)MBNB线路编解码简介MBNB码是把输入的二进制原始码流进行分组,每组有M个二进制码,记为MB,称为一个码字,然后把一个码字变换为N个二进制码,记为NB,并在同一个时隙内输出。把输入的MB变换为NB输出;本次设计取M3,NM14即为3B4B码。“码字数字和”WDS是用来来描述码字的均匀性,并以WDS的最佳选择来保证线路码的传输特性。用“1”代表“0”码,用“1”代表“1”码,整个码字的代数和即为WDS。NB码的选择原则遵循尽可能选择|WDS|最小的码字,禁止使用|WDS|最大的码字。以3B4B为例,应选择WDS0和WDS2的码字,禁止使用WDS4的码字。MBNB码是一种分组码,设计者可以根据传输特性的要求确定某种码表。如下下表为一种3B4B码的码表线路码(4B)信号码(3B)模式2(负组)模式1(正组)WDS码子WDS码子2001021101111721000201111106010100101010150100101001100400110001100113001010010101022000121110001120100210110000线路码()信号码()模式(负组)模式(正组)码子码子解码原理解码器与编码器基本相同,只是除去组别控制部分。译码时,把送来的已变换的4B信号码流,每4比特并联为一组,作为PROM的地址,然后读出3B码,再经过并串变换还原为原来的信号码流。并→串PROMB1B2B3B4B1B2B3串→并组别变换ABC变前时钟已变换的输出4B码流变换时钟待变换输入信号码流解码器包括3分频电路、4分频电路、串并转换电路、解码电路和并串转换电路组成。TOP系统电路图如下功能仿真波形图设定输入为00010001000100010001000100010001000100013B4B解码输出对应为001001001001001001001001001001各元器件代码如下三分频器LIBRARYIEEE;USEIEEESTD_LOGIC_1164ALL;USEIEEESTD_LOGIC_UNSIGNEDALL;ENTITYCNT3ISPORTCLK3INSTD_LOGIC;NEWCLK1OUTSTD_LOGIC;END;ARCHITECTUREEXAMOFCNT3ISSIGNALQINTEGERRANGE0TO2;SIGNALTEMPSTD_LOGIC;BEGINPROCESSCLK3BEGINIFCLK3EVENTANDCLK31THENIFQ2THENQ0;TEMP1;ELSEQQ1;TEMP0;ENDIF;ENDIF;ENDPROCESS;NEWCLK1TEMP;ENDEXAM;三分频分频功能仿真波形图四分频器LIBRARYIEEE;USEIEEESTD_LOGIC_1164ALL;USEIEEESTD_LOGIC_UNSIGNEDALL;ENTITYCNT4ISPORTCLK4INSTD_LOGIC;CNTEROUTSTD_LOGIC;END;ARCHITECTUREEXAMOFCNT4ISSIGNALQSTD_LOGIC_VECTOR1DOWNTO0;SIGNALTEMPSTD_LOGIC;BEGINPROCESSCLK4BEGINIFCLK4EVENTANDCLK41THENIFQ11THENQ00;TEMP1;ELSEQQ1;TEMP0;ENDIF;ENDIF;ENDPROCESS;CNTERTEMP;ENDEXAM;四分频分频功能仿真波形图

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