《EDA技术》实验报告序列检测器.doc_第1页
《EDA技术》实验报告序列检测器.doc_第2页
《EDA技术》实验报告序列检测器.doc_第3页
《EDA技术》实验报告序列检测器.doc_第4页
全文预览已结束

下载本文档

版权说明:本文档由用户提供并上传,收益归属内容提供方,若内容存在侵权,请进行举报或认领

文档简介

成绩指导老师日期EDA技术实验报告试验名称:序 列 检 测 器院系名称:专业名称:课程名称:班级 学号:姓名:实验五 序列检测器一、 实验目的:1、 掌握用Verilog HDL实现状态机的方法;2、 利用状态机设计一个序列检测器。二、 实验原理:序列检测器在数据通讯,雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。例如检测器收到一组串行码1110010后,输出标志1,否则,输出0。考查这个例子,每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为7位,需要7个状态;另外,还需要增加一个“未收到一个有效位”的状态,共8个状态;S0S7,状态标记符的下标表示有几个有效位被读出。画出状态转换图,如图5-1所示,很显然这是一个莫尔状态机。8个状态机根据编码原则可以用3位二进制数来表示。0111101110000S0/0S1/0S2/0S3/0S7/1S6/0S5/0S4/0001图 5-1 序列检测器状态变化图三、 设计任务及要求:1、 用状态机实现一序列检测器,即检测到串行码1110010后,检测器输出1,否则输出0;2、 设计输入采用Verilog HDL语言;3、 对设计进行仿真;四、 设计提示:1、 状态机是实验时序电路的有效工具,用状态机实现时序检测器就是典型例子;2、 状态机的Verilog HDL 实现基本有固定模式,参见教程数字系统设计与Verilog HDL(第二版)第271272页。3、 状态机实现的要点是在每个状态下,当时钟有效沿到来时,判断输入值是什么,然后决定下一状态跳转到什么地方。五、 给出设计的源程序: module seq(in,out,state,clk,reset);input in,clk,reset; output out;output2:0state;reg2:0state;reg out;parameter s0=d0,s1=d1,s2=d2,s3=d3,s4=d4,s5=d5,s6=d6,s7=d7;always (posedge clk)begin if(reset) begin state=s0;out=0;end else casex(state) s0:begin if(in=0) begin state=s0;out=0;end else begin state=s1;out=0;end end s1:begin if(in=0) begin state=s0;out=0;end else begin state=s2;out=0;end end s2:begin if(in=0) begin state=s0;out=0;end else begin state=s3;out=0;end end s3:begin if(in=0) begin state=s4;out=0;end else begin state=s3;out=0;end end s4:begin if(in=0) begin state=s5;out=0;end else begin state=s1;out=0;end end s5:begin if(in=0) begin state=s0;out=0;end else begin state=s6;out=0;end end s6:begin if(in=0) begin state=s7;out=1;end else begin state=s2;out=0;end end s7:begin if(in=0) begin state=s0;out=0;end else begin state=s1;out=0;end end default:state=s0;endcaseendendmodule六、 给出序列检测器的仿真波形图:七、 心得体会:此次实验,我觉得既锻炼了我们的设计,由简单的抽象理解到实际认知。特别的是使用M2软件的仿真使我对它们的功能有了形象的认识,而且还可以帮助我们检查出错误,为以后的工作需要奠定了一定的基础。在这次实验中,也要感谢同学的帮助,相互讨论中也使我学习了他们不同的思考方式,使我明白了团体合作是很重要的。通过实验,我们真正体会到EDA带来的方便;通过仿真,我们能够很形象地了解到原理图的功能。体验到真实实验中的情境,增加了对电子实验和电子设计的信心。通过本设计,进一步加深了对Verilog HDL语言的理解及应用,理解了数码管的工作和译码的整个思路。用Verilog HDL语言来设计电路,思路更清晰,更简洁,实现起来更加的得心应手。这就是电子系统EDA最好的体现八、 思考题:1、 状态机处于S3状态时,若再输入一个“1”,为什么状态机仍停留在S3状态,而不是其他状态? 答:因为连续四个1了,而检测要求的是三个1;所以检测还是当作连续三个1来算。2、 什么叫一点热码编码状态机? 答:一位热码编码。采用这种编码方式,相对于格雷码来说虽然增加了触发器,但是节省

温馨提示

  • 1. 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

评论

0/150

提交评论