组合逻辑电路与时序逻辑电路.ppt

第11章 组合逻辑电路 与时序逻辑电路,知识目标 理解组合逻辑电路的读图方法和步骤。 了解典型编码、译码集成电路的引脚功能，会根据功能表正确使用。 了解半导体数码管的基本结构和工作原理。, 熟悉RS触发器、JK触发器、D触发器的逻辑功能。 了解集成移位寄存器的基本功能和应用。 掌握典型计数集成电路的引脚功能和应用常识。,技能目标 会用编码、译码集成电路组装应用电路。 会对RS触发器、JK触发器、D触发器进行逻辑功能的检测。 能用典型计数集成电路装配计数功能电路。,11.1 组合逻辑电路,组合逻辑电路是由与门、或门、与非门、或非门等几种逻辑电路组合而成的,11.1.1 组合逻辑电路的读图方法 组合逻辑电路的读图步骤一般按图11.2所示的方法进行。,图11.2 组合逻辑电路的读图步骤,（1）根据给定的逻辑原理电路图，由输入到输出逐级推导出输出逻辑函数表达式。 （2）对所得到的表达式进行化简和变换，得到最简式。 （3）依据简化的逻辑函数表达式列出真值表，根据真值表分析、确定电路所完成的逻辑功能。,11.1.2 编码器 在数字电路中，经常要把输入的各种信号（例如十进制数、文字、符号等）转换成若干位二进制码，这种转换过程称为编码。 能够完成编码功能的组合逻辑电路称为编码器,1二进制编码器,图11.4 3位二进制编码器示意图,图11.5 3位二进制编码器逻辑图,2二-十进制编码器,图11.6 二-十进制编码器示意图,11.1.3 译码器 译码是编码的逆过程，其功能是把某种代码“翻译”成一个相应的输出信号,1通用译码器 通用译码器常用的有二进制译码器、二-十进制译码器。 （1）二进制译码器。 现以74LS138集成电路为例介绍3-8线译码器。,图11.8 2-4线译码器方框图,图11.9 74LS138集成译码器,（2）二-十进制译码器。 图11.10所示为74LS42译码器的集成电路引脚排列图。,图11.10 74LS42译码器引脚功能图,2显示译码器 （1）数码显示器。,图11.11 七段数码显示器,（2）显示译码集成电路。,图11.14 CT5449外引脚排列图,11.2 触发器,在数字电路和计算机系统中，需要具有记忆和存储功能的逻辑部件，触发器就是组成这类逻辑部件的基本单元。,11.2.1 基本RS触发器 1电路组成,图11.17 基本RS触发器,2逻辑功能,11.2.2 同步RS触发器 在数字系统中，通常由时钟脉冲CP来控制触发器按一定的节拍同步动作，即在时钟脉冲到来时输入触发信号才起作用。 由时钟脉冲控制的RS触发器称为同步RS触发器，也称为钟控RS触发器，时钟脉冲CP通常又称为同步信号。,1电路结构,图11.20 同步RS触发器,2工作原理 （1）无时钟脉冲作用时（CP = 0），与非门G3、G4均被封锁，R、S输入信号不起作用，触发器维持原状态不变，即处于保持状态。,（2）有时钟脉冲输入时（CP = 1），G3、G4门打开，R、S输入信号才能分别通过G3、G4门加在基本RS触发器的输入端，从而使触发器翻转。,11.2.3 JK触发器 为了避免RS触发器存在的不确定状态，在RS触发器的基础上发展了几种不同逻辑功能的触发器，常用的有JK、D和T触发器，下面讨论JK触发器。,1电路组成和电路符号,图11.22 JK触发器电路符号,2逻辑功能 JK触发器不仅可以避免不确定状态，而且增加了触发器的逻辑功能，其逻辑功能如下。,（1）J = 0，K = 0，Qn + 1 = Qn，输出保持原态不变。 （2）J = 1，K = 0，Qn + 1 = 1，触发器被置1态。,（3）J = 0，K = l，Qn + 1 = 0，触发器被置0态输出。 （4）J = 1，K = 1，每来一个CP，触发器状态就翻转一次。,3集成JK触发器,图11.23 JK触发器74LS76,11.2.4 D触发器 D触发器只有一个信号输入端，时钟脉冲CP未到来时，输入端的信号不起任何作用；只在CP信号到来的瞬间，输出立即变成与输入相同的电平，即Qn + 1 = D。,1电路符号,图11.24 D触发器,2逻辑功能分析 当输入D = 1时，J = 1，K = 0，时钟脉冲CP加入后，Q端置1，输出端Q与输入端D状态一致。 当输入D = 0时，J = 0，K = 1，时钟脉冲CP加入后，Q端复0，也是与输入端D状态一致，即Qn + 1 = D，表明输出端Q与输入端D状态一致。,3集成D触发器 D触发器有TTL型和CMOS型两类。 常用的TTL型双D触发器74LS74引脚功能如图11.25所示，CMOS型双D触发器CC4013引脚功能如图11.26所示。,图11.25 74LS74引脚功能,图11.26 CC4013引脚功能,11.3 时序逻辑电路,11.3.1 寄存器 寄存器主要用来暂存数码和信息，在计算机系统中常常要将二进制数码暂时存放起来等待处理，这就需要由寄存器存储参加运算的数据。,寄存器由触发器和门电路组成，一个触发器只能存放一位二进制数码，存放N位二进制数码就需要N个触发器。,寄存器有多种类型，按寄存器功能的不同，可分为数码寄存器和移位寄存器；按寄存器输入、输出方式不同，可分为并行方式和串行方式。,并行方式是各位数码从寄存器各个触发器同时输入或同时输出，如图11.33（a）所示；串行方式是各位数码从寄存器输入端逐个输入，在输出端是逐个输出，如图11.33（b）所示。,图11.33 寄存器输入、输出数码的方式,1数码寄存器 （1）电路组成。,图11.34 4位数码寄存器,（2）工作原理。 第1步，寄存前先清零。 第2步，接收脉冲控制数据寄存。,2移位寄存器 （1）电路组成。,图11.35 4位左移寄存器,（2）工作过程。,图11.36 左移寄存器工作状态示意图,11.3.2 计数器 1二进制计数器 每输入一个脉冲，就进行一次加1运算的计数器称为加法计数器，也称为递增计数器。,图11.37 4位二进制异步递增计数器逻辑图,图11.38 4位二进制递增计数器时序图,2十进制计数器 （1）电路组成。 （2）工作原理 。 计数器输入09个计数脉冲时，工作过程与4位二进制异步加法计数器完全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。,第10个计数脉冲到来后，Q0由1变0，其负跳变脉冲输入到FF1和FF3的输入端Cl。 因FF1的输入端J = = 0，所以Q1仍为0。,在FF3的输入端J = Q2Q1 = 0，因而FF3置0态。 此时计数器状态恢复为0000，跳过了10101111这6个状态，同时Q3输出负跳变进位脉冲，从而实现842lBCD码十进制递增计数的功能。,图11.39 异步十进制加法计数器,3集成计数器的应用 （1）计数集成电路。,图11.40 计数集成电路74LS160,VCC接电源正端，GND接地端。 是清零端，将 置于低电平，计数器实现清零。 Q0Q3为842lBD码的4位数码输出端。,D0D3为并行数据输入端， 是并行数据控制端。 为低电平，并在CP脉冲到来时，输出端Q0Q3与并行数据输入端D0D3状态一致。,CTT、CTP是计数控制端，全为高电平时为计数状态，若其中有一个是低电平，则处于保持数据的状态。 CO是进位输出端，当计数发生溢出时，从CO端送出正跳变进位脉冲。,（2）计数集成电路的连接。,图11.41 模为100的计数器连接图,11.4 技能实训,任务一 制作数码显示计数器 1实训目的 （1）通过实训，熟悉计数电路、译码电路、数码显示器外形及引脚功能。 （2）学会对十进制计数器进行安装和功能测试。,2器材准备 直流稳压电源、万用表、计数电路74LS161、译码电路74LS48、数码显示器BS202、数字电路实验装置、组装工具一套。,3实训相关知识 通过上网搜寻或查找图书，查阅集成电路74LS161、74LS48的相关资料，了解其逻辑功能，列出功能表，并说明各引脚的作用。,4实训内容与步骤 （1）按图11.45所示连接电路，注意图中74LS48的 、 、 脚和74LS161的 、 、CTP、CTT脚应置于高电平。,（2）检查电路连线无误后，VCC端接上 + 5V电源。 （3）在计数器的CP端连续输入单个脉冲，观测数码器的显示结果，并用万用表对74LS48的ag引脚电平进行测量，记录于表11.14中。,图11.45 十进制数码显示计数器,5问题讨论 （1）若将74LS48的 脚置于低电平，对计数器的工作有何影响？ （2）若数码显示器的a段缺画，分析故障可能原因，并说明检修方法。,1实训目的 （1）认识集成移位寄存器的外形及引脚功能。 （2）掌握组装数字电路的基本技能,2器材准备 稳压电源、万用表、脉冲信号发生器、电子套件、组装工具一套。,3实训相关知识 本实验使用的74LS194集成电路是一块4位双向移位寄存器，实物外形及引脚功能图如图11.46所示。,图11.46 74LS194实物外形及引脚功能图,4实训内容与步骤 图11.47所示为寄存器控制彩灯的电路，电路装配图如图11.48所示，,图11.47 寄存器控制彩灯电路,（1）安装完成寄存器控制彩灯电路后，对照电路原理图进行检查，无误后方可通电测试。,（2）将脉冲信号发生器产生的矩形脉冲CP送入74LSl94的11脚。 （3）将寄存器清零。开关Sr按下为0状态，寄存器设置为清零状态，