精品课程IC原理第1章集成电路的基本制造工艺.ppt

1,第1章 硅集成电路工艺,1.1 硅衬底材料的制备 1.2 硅集成电路制造工艺 1.2.1 集成电路加工过程简介 1.2.2 图形转换（光刻与刻蚀工艺） 1.2.3 掺杂工艺（扩散与离子注入） 1.2.4 制膜 （制作各种材料的薄膜） 1.3 集成电路生产线 1.4 集成电路封装 1.5 集成电路工艺小结 1.6 集成电路的基本制造工艺 流程 （见教材第1章）,2,1.1 硅衬底材料的制备,任何集成电路的制造都离不开衬底材料单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法。 悬浮区熔法是在20世纪50年代提出看并很快被应用到晶体制备技术中。用这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小的市场份额。,3,随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此，直拉法制备的单晶硅越来越多地被人们所采用。目前市场上的单晶硅绝大部分是采用直拉法制备得到的。,4,矽/硅晶圓材料（Wafer）,圓晶是制作矽半导体IC所用之矽晶片，狀似圓形，故稱晶圓。材料是矽， IC（Integrated Circuit）工厂用的矽晶片即為矽晶体，因為整片的矽晶片是單一完整的晶体，故又稱為單晶体。但在整体固态晶体內，眾多小晶体的方向不相，則為复晶體（或多晶体）。生成單晶体或多晶体与晶体生長時的溫度，速率与雜質都有關系。,5,生长硅单晶炉示意图,6,把块状多晶硅放入坩埚内加热到 1440再次熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度 99.7% 的钨丝悬挂“硅籽晶”探入熔融硅中，以 220转/分钟的转速及 310毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达45厘米，最大长度为3米。,7,1.2.1 集成电路加工过程简介 一、硅片制备（切、磨、抛） *圆片（Wafer）尺寸与衬底厚度： 3 0.4mm 5 0.625mm 4 0.525mm 6 0.75mm 硅片的大部分用于机械支撑。,1.2 集成电路制造工艺,8,晶圆退火工艺流程,晶体生长,晶圆制作,硅晶体,熔硅,切片,抛光,抛光片,高温退火,退火后的晶圆,退火炉,（改善表面）,利用退火消除缺陷,石墨加热器,9,二、前部工序,10,晶圆处理制程,晶圆处理制程之主要工作为在硅晶圆上制作电路与电子元件（如电晶体管、电容器、逻辑门等），为上述各制程中所需技术最复杂且资金投入最多的过程 ，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与 含尘（Particle）均需控制的无尘室/超净间（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沉积，最後进行显影、蚀刻及离子注入等反覆步骤，以完成晶圆上电路的加工与制作。,11,前部工序的主要工艺,晶圆处理制程（Wafer Fabrication；简称 Wafer Fab） 1. 图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上 2. 掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等 3. 制膜：制作各种材料的薄膜,12,集成电路工艺,图形转换： 光刻：接触光刻、接近光刻、投影光刻、电子束光刻 刻蚀：干法刻蚀、湿法刻蚀 掺杂： 离子注入 退火 扩散 制膜： 氧化：干氧氧化、湿氧氧化等 CVD：APCVD、LPCVD、PECVD PVD：蒸发、溅射,13,三、后部封装 （在另外厂房） （1）背面减薄 （2）划片、掰片 （3）粘片 （4）压焊：金丝球焊 （5）切筋 （6）整形 （7）封装 （8）沾锡：保证管脚的电学接触 （9）老化 （10）成测 （11）打字、包装,14,15,设计与工艺制造之间的接口是版图。什么是版图？它是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关。 在计算机及其VLSI设计系统上设计完成的集成电路版图还只是一些图像或(和)数据，在将设计结果送到工艺线上实验时，还必须经过一个重要的中间环节：制版。所以，在介绍基本的集成电路加工工艺之前，先简要地介绍集成电路加工的掩模(Masks)及其制造。 通常我们看到的器件版图是一组复合图，这个复合图实际上是由若干个分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。,版图与制版,16,制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。 制版是通过图形发生器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据传送给图形发生器(一种制版设备)，图形发生器（PG-pattern generator）根据数据，将设计的版图结果分层的转移到掩模版上(掩模版为涂有感光材料的优质玻璃板)，这个过程叫初缩。,17,1.2.2 图形转换（光刻与刻蚀工艺） 光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。 光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料-光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，一定的波长的光线通过这个“底片”，在光刻胶上形成与掩模版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形。,18,光刻是集成电路制造过程中最复杂和最关键的工艺之一。光刻工艺利用光敏的抗蚀涂层(光刻胶)发生光化学反应，结合刻蚀的方法把掩膜版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。,19,正胶：曝光后可溶 分辨率高,负胶：曝光后不可溶 分辨率差,20,光刻 (Photolithography & Etching) 过程如下： 1打底膜（HMDS-粘附促进剂） 2. 涂光刻胶 3. 前烘 4对版曝光 5显影 6. 坚膜 7刻蚀：采用干法刻蚀（Dry Etching） 8去胶：化学方法及干法去胶 (1)丙酮中，然后用无水乙醇 (2)发烟硝酸 (3)等离子体的干法刻蚀技术,21,光刻三要素：光刻胶、掩膜版和光刻机 光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体 光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变 正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶 负胶：分辨率差，适于加工线宽3m的线条,22,几种常见的光刻方法 接触式光刻、接近式曝光、投影式曝光,23,光学曝光的各种曝光方式及其利弊,接触式,非接触式,优点：设备简单，分辨率较高。,缺点：掩模版与晶片易损伤，成品率低。,接近式,优点：掩模版寿命长，成本低。,缺点：衍射效应严重，影响分辨率。,投影式,全反射,折射,优点：无像差，无驻波效应影响。,缺点：光学系统复杂，对准困难。,优点：对片子平整度要求低，可采用较大孔径的透镜以提高分辨率，掩模制造方便。,缺点：设备昂贵，曝光效率低。,24,各种光源的比较：,25,各种获得抗蚀剂图形的途径：,电、离子束图形发生器,光学图形发生器,电、离子束曝光系统,掩模图形的产生,光学复制用的掩模,高分辨率用的掩模,直接描画式曝光,用于接触、接近式曝光、投影式曝光，生产周期短，缺陷密度低。,用于深紫外光、极紫外光、 X 射线、电子束投影、离子束投影等的曝光，适宜于大批量生产。,用于电、离子束扫描曝光，适宜于试验性器件、要求分辨率特别高的器件、少量生产的器件。,CAD,26,图形刻蚀技术 (Etching Technology),虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。,27,干法刻蚀是用等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折中，得到目前广泛应用的一些干法刻蚀技术。例如；反应离子刻蚀(RIE -Reactive Ion Etching)和高密度等离子体刻蚀(HDP)。这些工艺都具有各向异性刻蚀和选择性刻蚀的特点。反应离子刻蚀通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术。,28,1.2.3 掺杂工艺（扩散与离子注入） 通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的价元素，如硼，或价元素，如磷、砷等掺入半导体衬底。,29,掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触 磷(P)、砷(As) N型硅 硼(B) P型硅 掺杂工艺：扩散、离子注入,30,扩 散,替位式扩散：杂质离子占据硅原子的位： 、族元素 一般要在很高的温度(9501280)下进行，横向扩散严重。但对设备的要求相对较低。 磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层 间隙式扩散：杂质离子位于晶格间隙： Na、K、Fe、Cu、Au 等元素 扩散系数要比替位式扩散大67个数量级 （绝对不许用手摸硅片防止Na+沾污。）,31,32,离子注入,离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子注入的深度(平均射程)较浅且浓度较大，必须重新使它们再分布。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。,33,同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450950之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。 离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。,34,离子注入 的优点： 掺杂的均匀性好 温度低：可小于600 可以精确控制杂质分布 可以注入各种各样的元素 横向扩展比扩散要小得多 可以对化合物半导体进行掺杂,35,离子注入技术在IC制造中的应用 随着离子注入技术的发展，它的应用也越来越广泛，尤其是在集成电路中的应用发展最快。由于离子注入技术具有很好可控性和重复性，这样设计者就可根据电路或器件参数的要求，设计出理想的杂质分布，并用离子注入技术实现这种分布。 离子注入技术在IC制造中的应用 1) 对MOS晶体管阈值电压的控制 2)自对准金属栅结构 3)离子注入在CMOS结构中的应用,36,37,退火,退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。根据注入的杂质数量不同，退火温度一般在450950之间。 激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到激活杂质的作用 消除损伤 退火方式： 炉退火，可能产生横向扩散！ 快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等),38,1.2.4 制膜 （制作各种材料的薄膜）,氧化：制备SiO2层 SiO2的性质及其作用 SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应,39,二氧化硅层的主要作用,在MOS电路中作为MOS器件的绝缘栅介质，是MOS器件的组成部分 扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层 作为集成电路的隔离介质材料 作为电容器的绝缘介质材料 作为多层金属互连层之间的介质材料 作为对器件和电路进行钝化的钝化层材料,40,在表面已有了二氧化硅后，由于这层已生成的二氧化硅对氧的阻碍，氧化的速度是逐渐降低的。由于硅和二氧化硅的晶格尺寸的差异，每生长1m的二氧化硅，约需消耗0.44m的硅。 氧化工艺是一种热处理工艺。在集成电路制造技术中，热处理工艺除了氧化工艺外，还包括前面介绍的退火工艺、再分布工艺，以及回流工艺等。回流工艺是利用掺磷的二氧化硅在高温下易流动的特性，来减缓芯片表面的台阶陡度，减小金属引线的断条情况。,41,SiO2的制备方法,热氧化法 干氧氧化 水蒸汽氧化 湿氧氧化 干氧湿氧干氧(简称干湿干)氧化法 氢氧合成氧化 化学气相淀积法 热分解淀积法 溅射法,42,进行干氧和湿氧氧化的氧化炉示意图,43,干法氧化通常用来形成栅极二氧化硅膜，要求薄、界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。氧化反应时，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。,44,CVD与PVD,化学气相淀积(Chemical Vapor Deposition) 是通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程 CVD技术特点： 具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点 CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等,45,常用的CVD技術有： (1) 常压化学气相淀积（APCVD）； (2) 低压化學气相淀积（LPCVD）； (3) 等离子增强化學气相淀积（PECVD） 较为常见的CVD薄膜包括有： 二氧化硅（通常直接称为氧化层） 氮化硅 多晶硅 难熔金属与这类金属之其硅化物,46,金属CVD,由于LPCVD具有诸多优点，因此它为金属淀积提供了另一种选择。金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。利用LPCVD淀积钨来填充通孔。温度约300。这可以和淀积铝膜工艺相适应。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”(见图)。“钉头”将显著降低布线密度。如果用金属CVD，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD材料。,47,钨作为阻挡层金属，它的淀积可以通过硅与六氟化钨（WF6）气体进行反应。其反应式为： 2WF6+3Si22W+3SiF4,48,外延生长法(epitaxial growth),外延生长法(epitaxial growth)能生长出和单晶衬底的原子排列同样的单晶薄膜。在双极型集成电路中，为了将衬底和器件区域隔离(电绝缘)，在P型衬底上外延生长N型单晶硅层。在MOS集成电路中也广泛使用外延生长法，以便容易地控制器件的尺寸，达到器件的精细化。此时，用外延生长法外延一层杂质浓度低(约1015 cm-3)的供形成的单晶层、衬底则为高浓度的基片，以降低电阻，达到基极电位稳定的目的。外延生长法可以在平面或非平面衬底生长、能获得十分完善的结构。外延生长法可以进行掺杂，形成n-和p-型层，设备为通用外延生长设备，生长温度为300 900 ，生长速率为0.2m-2m/min，厚度0.5m-100m，外延层的外貌决定于结晶条件，并直接获得具有绒面结构表面外延层。生长有外延层的晶体片叫做外延片,49,多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。 氮化硅的化学汽相淀积：中等温度(780820)的LPCVD或低温(300) PECVD方法淀积,50,淀积多晶硅 淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应在硅片上生长多晶硅薄膜。适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。 淀积PGS与淀积多晶硅相似，只是用不同的化学反应过程，这里不一一介绍了。,51,在集成电路工艺中，通过CVD技术淀积的薄膜有重要的用途。例如，氮化硅薄膜可以用做场氧化(一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为场区)的屏蔽层。因为氧原子极难通过氮化硅到达硅，所以，在氮化硅的保护下，氮化硅下面的硅不会被氧化。又如外延生长的单晶硅，是集成电路中常用的衬底材料。众所周知的多晶硅则是硅栅MOS器件的栅材料和短引线材料。,52,物理气相淀积（PVD）,PVD主要是一种物理制程而非化学制程。此技术一般使用氩等钝气体，在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。 PVD以真空、溅射、离子化或离子束等方法使純金属揮發，与碳化氫、氮气等气体作用，加熱至400600（約13小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等110m厚之微細粒狀薄膜。 PVD可分為三种技術： (1)蒸鍍（Evaporation）； (2)分子束外延成長（Molecular Beam Epitaxy MBE）； (3)濺鍍（Sputter）,53,PVD技术有两种基本工艺：蒸镀法和溅镀法。前者是通过把被蒸镀物质(如铝)加热，利用被蒸镀物质在高温下(接近物质的熔点)的饱和蒸气压，来进行薄膜沉积；后者是利用等离子体中的离子，对被溅镀物质电极进行轰击，使气相等离子体内具有被溅镀物质的粒子，这些粒子沉积到硅表面形成薄膜。在集成电路中应用的许多金属或合金材料都可通过蒸镀或溅镀的方法制造。 淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一层铝膜。,54,55,基片加热器,基片架,基片,真空室钟罩,蒸发料,蒸发源加热电极,电阻加热金属舟,抽气,56,溅射镀膜 溅射镀膜的基本原理 用高能粒子（经电场加速的正离子）冲击作为阴极的固态靶，靶原子与这些高能粒子交换能量后从表面飞出，淀积在作为阳极的硅片上，形成薄膜。,直流二极溅射台,高频溅射台,57,铜制程技术,在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约3040的芯片。亦由于铜的抗电子迁移能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨CMP等。,58,AMD最新推出的“雷鸟”系列CPU，全面采用了铜制造技术，有效的提高了CPU性能，并降低了CPU生产成本。 所谓铜技术实际上是采用铜这种优良的导体来代替铝用于集成电路中晶体管间的互联，从而可以在相同条件下减少约40的功耗，并能轻易实现更快的主频。比如IBM公司为苹果公司的新型iBook提供经过特殊设计的铜工艺芯片，这种耗能很低的芯片可以使iBook能够用一块电池工作一整天。,59,铜技术的优势主要表现在以下几个方面：,一是铜的导电性能优于现在普遍应用的铝，而且铜的电阻小，发热量小，从而可以保证处理器在更大范围内的可靠性； 其二采用0.13mm以下及铜工艺芯片制造技术将有效提高芯片的工作频率；并能减小现有管芯的体积。不过铜技术的专利绝大多数掌握在IBM和Motorola公司手中，而非一项公开的技术，所以Intel认为铜技术只有在0.13mm以下的生产工艺中才能产生效益，计划在1GHz以上的CPU中才采用该技术。,60,化 学 机 械 研抛光 技 术,化学机械研磨技术（化学机械抛光， CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。,61,钝化工艺 在集成电路制作好以后，为了防制外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，称为钝化。 目前，广泛采用的是氮化硅做保护膜，其加工过程是在450C以下的低温中，利用高频放电，使 和 气体分解，从而形成氮化硅而落在硅片上。,62,晶圆针测制程,经过Wafer Fab之制程後，晶圆上即形成一格格的小格 ，我们称之为晶方或是晶粒/芯片（Die/chip），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆 上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器（多探针测试台）以测试其电气特性，而不合格的的晶粒将会被标上记号（Ink Dot），此程序即 称之为晶圆针测制程（Wafer Probe）。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒,63,64,65,66,1.3 集成电路生产线,集成电路生产线(IC production Line)是实现IC制造的整体环境，由净化厂房、工艺流水线和保证系统(供电、纯水、气体纯化和试剂组成。IC发展到VLSI后，加工特征尺寸达到亚微米级，集成度上升到106以上，从而对各道工艺环节和制造环境的颗粒和微污染控制都很严格，IC生产线把相关的工艺设备视为一个整体，在群体内实现高度的自动控制，井保证相应的净化条件。硅片在群体间由机器人或机械手传递，整个生产过程实现了无纸化、在线质量检测、统计分析以及信息的实时管理。,67,1. IC生产线模式,IC生产线主要有两种模式：大批量生产线与标准工艺生产线。 1). 集成电路大批量生产线(IC Mass Production Line) 这是一种传统的IC生产线。其功能是大批量生产单品种(或品种系列)通用IC如各种DRAM生产线等。其产品由厂方自己设计，并对产品的最终性能负责。这种生产线的产品质量稳定、成本低廉，但缺乏柔性。其年投片量通常达到10万片以上(相应的年电路产量为几千万块，乃至几亿块)，才能达到经济生产规模而具有国际市场竞争力。,68,建立这样一条生产线的资金已由数千万美元上升到数亿(10亿以上)美元，生产运行费也相应增加，而产品的单位功能价格却继续大幅度下降。 2). 标准工艺加工线 (Foundry) Foundry引入IC后，通常称之为晶园代工线，它是用来制造用户特定设计的ASIC的一种方式，它运用成熟的标准工艺为多方用户服务，既保证有符合技术规范要求的性能，又保证有相当高的成品率，还要按照用户选择，提供辅助性的服务，包括设计程序、试验和封装等。,69,通常使用方要首先通过Foundry的说明书，了解不同工艺的设计规则和指标，然后以一定的数据形式提供文件。Foundry工程师们采用一定的软件，将电路文件换成制版用数据。 另一方面，具有设计专长的系统公司，也可以按照Foundry的FET模型和版图设计规则来设计IC。 2. 标准加工线用户 Foundry的用户可分成三种主要类型：整机厂家、IC设计公司和IC芯片制造专业公司。各类用户的表现特征如下表所示。,70,Foundry用户的表现特征,71,Foundry的出现，是IC设计公司赖于生存和发展的基础。也有相一些IC专业制造厂家利用别家的Foundry生产自己主导产品的配套产品。下面介绍Foundry的实例(TSM公司)。其投资及加工能力见下表。TSMC公司标准加工线投资及加工能力,72,目前，许多半导体制造工厂面临一些严峻的挑战：一是建厂投资问题，由于建厂投资资金比投资工厂的收入增长更快，许多公司难以负担，特别是新一代更昂贵和风险更大，也减缓了技术革新的进程；二是投资回报周期问题，因为半导体市场的竞争很大部分取决于产品研制时间；三是产品的多品种和小批量问题，这必然增加了产品的成本。,73,3. 模拟工厂 由于传统的大批量生产的方式不能适应小批量、多品种、短周期经济生产的要求，许多半导体厂家、大学和研究部门都在为半导体制造的柔性化和计算机集成制造(CIM)控制开辟新的途径，因此，模拟工厂、可编程工厂等应运而生。 1)模拟工厂 它是以各种不同层次的计算机模拟(例如：工艺、设备、器件、电路及生产线)为基础来完成工厂中设计和制造加工的快速产生试样的软件环境。它们可以被用来设计工艺流程、评估工艺的可能性，使工厂生产率达到最佳化，预测产品的出厂时间，另外还有许多其他功能。,74,2)可编程工厂 它基本上是用计算机控制的设备来装备柔性化工厂，可用各种软件对工艺、设备和生产操作程序进行快速编程和重新组合。可编程工厂的基础就是广泛应用CIMS(计算机集成制造系统)的新一代柔性多功能设备。这种设备能一次快速处理一个半导体晶片，就地完成多个工艺步骤，单片处理也便于实现现场和实时监控。这种工艺设备是模块式的，具有普通的机械和电子接口，模块化和标准化的设备可减少技术升级所必需的设备数量和资金。而CIMS可用来制定规范、进行监控和信息管理，它能在时间和可靠性两者之间进行折衷，并可安排和跟踪工厂中同时运行的许多不同产品，使工厂的设备利用率最大。,75,3)柔性制造技术 指的是具有对生产条件变化或新环境及时作出响应能力的生产过程。其柔性主要表现在：生产设备的零件、部件可根据所加工产品的需求变换；对加工产品的批量可平衡地作出重大而迅速的调整；可对加工产品的性能参数作出迅速变换井及时投入生产；可迅速而有效地综合应用新技术；对用户、贸易伙伴和供应商的需求变化迅速作出反应。,76,1.4 集成电路封装,1.4.1 集成电路封装工艺流程 1.4.2 封装的作用 1.4.3 封装类型 1.4.4 如何选择封装形式,77,1.4.1集成电路封装工艺流程,芯,78,1.4.2 封装的作用 封装是集成电路制造中的一项关键工艺。是為了制造出所生產的电路的保护層，避免电路受到机械性刮傷或是高溫破坏。 典型的封装过程(双列直插式)见图5(a)。它是先从硅片上切割得到芯片(称为划片)，再将合格的芯片粘接在底座的基板上，用引线键合技术(wire bonding)将芯片上的压焊块与引脚端口连接起来(称为组装)，然后塑料或陶瓷封装技术将芯片包装或密封起来形成外壳(称为包封)，使集成电路能在各种环境和工作条件下稳定、可靠地工作。陶瓷封装和塑料封装后的示意图见图5(b)、(c)。,79,80,81,82,83,84,85,半导体制造过程,後段（Back End） -后工序 封装（Packaging）：IC封裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（die saw）、黏晶（die mount / die bond）、銲線/压焊（wire bond）、封膠（mold）、剪切/成形（trim / form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。 测试制程（Initial Test and Final Test）,86,1. 晶片切割/划片（Die Saw）,晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 晶粒（die）切割分離。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。欲進行晶片切割，首先必須進行 晶圓黏片，而後再送至晶片切割機上進行切割。 切割完後之晶粒井然有序 排列於膠帶上，而框架的 支撐避免了 膠帶的皺摺與 晶粒之相互碰撞。,87,2. 粘晶/粘片（Die Bond）,粘晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）粘着固定。粘晶完成後之导线架則經由传輸設 备送至彈匣/片盒（magazine）內，以送至下一制程進行銲線/压焊。,88,3. 銲线（Wire Bond）,IC封裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成集成電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整个集成电路的周围会向外拉出引线脚（Pin），稱之為打线，作為與外界電路板連接之用。,89,4. 封膠（Mold）,封膠之主要目的為防止濕氣由外部侵入、以機械方式支持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。,90,5. 剪切/成形（Trim/Form）,剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引脚压成各种預先設計好之形狀 ，以便於裝置於电路版上使用。剪切與成形主要由一部冲压机配上多套不同制程之模具，加上進料及出料机构所組成。 6. 印字（Mark） 印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規格及製造者等資訊。,91,7. 檢驗（Inspection）,晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗之目的為確定封裝完成之產品是否合於使用。其中項目包括諸如：外引脚之平整性、共面度、脚距、印字 是否清晰及膠體是否有損傷等的外观檢驗。,92,1. 芯片测试（wafer sort） 2. 芯片目检（die visual） 3. 芯片粘贴测试（die attach） 4. 压焊强度测试（lead bond strength） 5. 稳定性烘焙（stabilization bake） 6. 温度循环测试（temperature cycle） 7. 离心测试（constant acceleration） 8. 渗漏测试（leak test） 9. 高低温电测试 10. 高温老化（burn-in） 11. 老化后测试（post-burn-in electrical test）,典型的测试和检验过程,93,对封装的要求有以下几个方面： (1)对芯片起到保护作用，封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作； (2)封装后芯片通过外引出线(或称引脚)与外部系统有方便和可靠的电连接； (3)将芯片在工作中产生的热能通过封装外壳散播出去，从而保证芯片温度保持在最高额度之下； (4)使芯片与外部系统实现可靠的信号传输，保持信号的完整性。 除上述基本要求外，还希望封装为使用和测试提供标准的引脚节距，希望封装材料能与系统(如PCB板)所使用的材料在热膨胀系数上相匹配或进行补偿等。,94,随着集成技术的发展，如芯片尺寸的加大、工作频率的提高、使用功率的增大、引脚数目的增多等，对封装技术提出了越来越高的要求，特别是电子整机系统的微型化、轻量化和便携移动化更强烈地要求集成电路的封装向微小型化、多引脚数化和低成本发展。封装成本已成为一个突出的问题。随着芯片制造工艺水平和芯片成本串的提高，芯片本身的成本正不断下降，从而使封装成本在总制造成本的比重不断上升，某些产品的封装成本已超过芯片的制造成本，因而改进封装技术、提高封装质量、降低封装成本、提高封装成品率己成为降低集成电路总成本的关键因素。,95,1.4.3 封装类型 封装有两大类；一类是通孔插入式封装(through-hole package)；另一类为表面安装式封装(surface mounted package)。每一类中又有多种形式。表l和表2是它们的图例，英文缩写、英文全称和中文译名。图6示出了封装技术在小尺寸和多引脚数这两个方向发展的情况。 DIP是20世纪70年代出现的封装形式。它能适应当时多数集成电路工作频率的要求，制造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中占有主导地位。,96,但DIP的引脚节距较大(为2.54mm)，并占用PCB板较多的空间，为此出现了SHDIP和SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难以提高(最大引脚数为64条)且采用通孔插入方式，因而使它的应用受到很大限制。 为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm，但由于采用底面引出方式，因而引脚数可高达500条600条。,97,98,99,100,随着表面安装技术 (surface mounted technology, SMT)的出现，DIP封装的数量逐渐下降，表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。 SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。它的引脚节距也从DIP的2.54 mm减小到1.77mm。后来有SSOP和TSOP改进型的出现，但引脚数仍受到限制。,101,QFP也是扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，可工作在较高频率。引脚节距进一步降低到1.00mm，以至0.65 mm和0.5 mm，引脚数可达500条，因而这种封装形式受到广泛欢迎。但在管脚数要求不高的情况下，SOP以及它的变形SOJ(J型引脚)仍是优先选用的封装形式，也是目前生产最多的一种封装形式。,102,为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM (Multi Chip Model)多芯片模块系统。MCM是将多个裸芯片直接安装在单个载体或基板上，再通过高导电金属将裸芯片之间连接起来，最后用铸塑或陶瓷包封技术封装成一个模块(module)。由于在一个模块中含有多个芯片，不仅提高厂封装密度，还由于多个芯片之间的间距减小，布线密度提高，以至整个模块的性能以及可靠性都有明显提高(这是与多个独立的单芯片封装后再在PCB板上连接起来相比较而言)。,103,目前MCM封装技术中有三种形式：MCM-C，MCM-L，MCM-D。MCM-C是利用陶瓷作为衬底，采用厚膜工艺来制作。MCM-L是以层压有机板形成基板，采用多层线路板制造工艺来制作。MCM-D是以硅器件制造工艺为基础，通过薄膜淀积技术形成多层互连线和互连之间的多层绝缘层。 二者相比较，MCM-D是最理想的一种，但它的成本较昂贵，因而其推广应用受到影响。此外，裸芯片的保存、运输以及裸芯片本身的测试还存在许多技术问题，尚有待进一步解决。,104,1.4.4 如何选择封装形式 对于通用的标准集成电路产品，其封装类型和形式已由制造商在手册中说明。但对于ASIC来说，封装形式的选择则是ASIC设计中的一个重要组成部分，而且应该在集成电路早期的指标性能设计阶段就加以考虑。如果在封装的选择上发生错误同样会导致整个设计的重新修改。,105,在选择封装时需要考虑的问题是： 1.管脚数 当然所选择的封装式其总管脚数应等于或大于集成电路芯片所需要的引出入端数 (包括输人，输出，控制端、电源端、地线端等的总数)。有时设计者只考虑总管脚数已与所需引出入端数相等是不够的，还必须号虑信号、电源、地端口在管壳上所处的方位，因为一个集成电路块总是要放在印刷电路板上并与其他集成电路块相连接，各个端口的位置将直接影响印刷电路板的布局布线。,106,2腔体的尺寸 一定要有足够的腔体大小保证裸芯片能够安装进去。一个集成电路设计者必须充分了解每种封装对芯片尺寸的限制，这种限制包括长度和宽度两个方面。也就是说，如果对某一已完成的芯片没计，发现长度方向有足够的空间，但宽度方向却不够，这时需要改变设计或者改选另一种封装。 3引脚节距的尺寸 除了管脚数、腔体尺寸外还要选择引脚节距的尺寸。因为同样一个24条脚的DIP封装，其节距有2.54 mm和1.77 mm两种，不同的节距会使总的封装尺寸不同。因此，集成电路设计者应画出封装的外形尺寸图作为提供给用户的完整性能手册的一部分。,107,4封装高度 有些封装有普通型、薄型和超薄型之分。当然只有在特殊需要即厚度空间受到限制时才选择较薄的封装形式，因为这会带来成本的提高。 5安装类型的选择 选择通孔插入式还是表面安装式是首先要决定的问题，因为两种安装技术很不相同，当然表面安装式会节约印刷电路板的面积，但在技术上也带来一些新的问题。引脚的平面一致性不够时会使有的引脚不同时接触到焊接表面因而造成虚焊等问题。如果采用有底座方式，则应考虑底座的代价和它的尺寸大小和高度。,108,6散热性能和条件 在了解封装供应商给出的热阻值后，应计算出芯片可能达到的最高温度，计算时应先确定最坏的外界环境温度。对于密封或敞开、有无通风等不同情况，外界环境温度会有明显的差别。同时还要考虑周围是否有耗散热量大的器件如大电流输出晶体管、电压调整器等，如有，则局部区域的温度会显著高于平均的环境温度。如果考虑采用散热片帮助散热，则应考虑散热片的重量、高度以及如何固定在印刷电路板上使散热最为有效等问题。 上述问题都会直接影响封装成本，而封装成本是ASIC设计者必须慎重加以考虑的。,109,1.5 集成电路工艺小结,前工序 图形转换技术：主要包括光刻、刻蚀等技术 薄膜制备技术：主要包括外延、氧化、化学气相淀积、物理气相淀积(如溅射、蒸发) 等 掺杂技术：主要包括扩散和离子注入等技术,110,后工序 划片 封装 测试 老化 筛选,辅助工序 超净厂房技术 超纯水、高纯气体制备技术 光刻掩膜版制备技术 材料准备技术,111,fabless,foundry,mask,test,Packaging,112,晶圆退火工艺流程,晶体生长,晶圆制作,硅晶体,熔硅,切片,抛光,抛光片,高温退火,退火后的晶圆,退火炉,（改善表面）,利用退火消除缺陷,石墨加热器,113,1.6 集成电路的基本制造工艺 流程（本节编号及插图编号同教材第1章）,1.1 双极集成电路的基本制造工艺 1.1.1 典型的双极集成电路工艺 pn结隔离与介质隔离 1.1.2 双极集成电路中元件的形成过程和元件结构,114,pn结隔离与介质隔离,1. 采用集电极接触孔磷穿透工艺的PN结隔离 SBCStandard Buried Collector Process 标准隐埋集电极隔离工艺,115,116,117,pn结隔离技术 目的：使做在不同隔离区的元件实现电隔离 结构：如图所示 特点： 为降低集电极串联电阻rCS，在P型衬底与n型外延之间加一道n+埋层，提供IC的低阻通路。 为进一步降低集电极串联电阻rCS集电极接触区加磷穿透扩散（应在基区扩散之前进行） 为减小隔离槽的实际宽度可采用对通隔离技术,118,对通隔离技术 在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做纵向pnp管（将在模拟IC中使用这种器件）的发射区扩散，这样可缩短扩散时间，使横向扩散尺寸大为降低，节省了芯片面积。,对通隔离技术示意图,119,PN结隔离的制造工艺 （a） P-Si衬底（b）氧化（c）光刻掩模1 （d）腐蚀（e）N+埋层扩散（f）外延及氧化 （g）光刻掩模2（i）P+隔离扩散及氧化,（正胶）,120,在隔离岛上制作NPN型管的工艺流程及剖面图,掩膜1 选择 埋层扩散区,掩膜2 选择 隔离扩散区,121,122,123,124,125,126,127,128,129,130,典型的PN结隔离的掺金TTL电路工艺流程图(p.1),一次氧化,衬底制备,隐埋层扩散,外延淀积,热氧化,隔离光刻,隔离扩散,再氧化,基区扩散,再分布及氧化,发射区光刻,背面掺金,发射区扩散,反刻铝,接触孔光刻,铝淀积,隐埋层光刻,基区光刻,再分布及氧化,铝合金,淀积钝化层,中测,压焊块光刻,掩膜1,掩膜2,掩膜3,掩膜4,掩膜5,掩膜6,掩膜7,图1.1,朱正涌教材：1页,131,因为每次光刻后，氧化、扩散前都要进行化学清洗，所以总的工序约40道左右。在“典型的PN结隔离的掺金TTL电路工艺流程图”的图1.1 中只列出了主要的工序，没有列出化学清洗及中测以后的工序，如裂片、压焊、封装等后工序，但我们对后工序要有足够的重视，因为后工序所占的成本比例较大，对产品成品率的影响也较大。,132,双极集成电路中元件的形成过程和元件结构 由典型的PN结隔离的掺金TTL电路工艺制作的集成电路中的晶体管的剖面图如图1所示，它基本上由表面图形(由光刻掩模决定)和杂质浓度分布决定。下面结合主要工艺流程来介绍双极型集成电路中元器件的形成过程及其结构。,图1 .2 典型数字集成电路中NPN晶体管剖面图,朱正涌教材：2页,133,1.衬底选择,对于典型的PN结隔离双极集成电路来说，衬底一般选用P型硅。 为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多，衬底电阻率选 10.cm，为了获得良好的PN结面，减少外延层的缺陷，选用(111)晶向，稍偏离25。 晶